RU2106039C1 - Bipolar cmos structure manufacturing process - Google Patents
Bipolar cmos structure manufacturing process Download PDFInfo
- Publication number
- RU2106039C1 RU2106039C1 RU95119000A RU95119000A RU2106039C1 RU 2106039 C1 RU2106039 C1 RU 2106039C1 RU 95119000 A RU95119000 A RU 95119000A RU 95119000 A RU95119000 A RU 95119000A RU 2106039 C1 RU2106039 C1 RU 2106039C1
- Authority
- RU
- Russia
- Prior art keywords
- conductivity
- type
- polysilicon
- impurity
- dielectric
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 30
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 30
- 239000010703 silicon Substances 0.000 claims abstract description 30
- 230000000295 complement effect Effects 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000005669 field effect Effects 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 95
- 229920005591 polysilicon Polymers 0.000 claims description 95
- 239000012535 impurity Substances 0.000 claims description 53
- 230000015572 biosynthetic process Effects 0.000 claims description 45
- 229920002120 photoresistant polymer Polymers 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 20
- 230000008021 deposition Effects 0.000 claims description 17
- 238000009792 diffusion process Methods 0.000 claims description 16
- 238000002513 implantation Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 7
- 239000002019 doping agent Substances 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 6
- 238000005275 alloying Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 18
- 238000005516 engineering process Methods 0.000 abstract description 15
- 238000004377 microelectronic Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 abstract 1
- 239000000463 material Substances 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- 238000000137 annealing Methods 0.000 description 16
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- 229910052796 boron Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- XZKIHKMTEMTJQX-UHFFFAOYSA-N 4-Nitrophenyl Phosphate Chemical compound OP(O)(=O)OC1=CC=C([N+]([O-])=O)C=C1 XZKIHKMTEMTJQX-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
Description
Изобретение относится к микроэлектронике, а именно технологии изготовления комплементарных вертикальных NPN и PNP биполярных транзисторов и комплементарных полевых транзисторов на общей подложке. The invention relates to microelectronics, namely, the manufacturing technology of complementary vertical NPN and PNP bipolar transistors and complementary field effect transistors on a common substrate.
Из анализа "жизненных циклов" технологий следует, что в настоящее время на смену КМОП технологии приходит БиКМОП технология, сочетающая достоинства одновременно биполярных транзисторов. From the analysis of the "life cycles" of technologies it follows that at present, CMOS technology is being replaced by BiKMOS technology, combining the advantages of bipolar transistors at the same time.
Наиболее прогрессивным вариантом БиКМОП технологии является КБиКМОП технология, сочетающая высокую экономичность по мощности потребления при сверхвысоком быстродействии с простотой КМОП. The most progressive version of BiKMOS technology is KBiKMOS technology, combining high efficiency in power consumption with ultra-high speed with the simplicity of CMOS.
Ключевым элементом комплементарной БиКМОП структуры является комплементарный PNP транзистор с вертикальной структурой с параметрами по усилению, быстродействию и степени интеграции такого же высокого уровня, как и NPN транзистор. A key element of the complementary BiCMOS structure is a complementary vertical transistor PNP transistor with parameters for amplification, speed and degree of integration of the same high level as the NPN transistor.
Известны многочисленные способы изготовления биполярных и плевых транзисторов на одной подложке [1,2]
Известен способ изготовления комплементарных БиКМОП структур с изолированной вертикальной структурой PNP транзистора [3] обеспечивающий получение на одной подложке изолированных комплементарных вертикальных PNP и NPN транзисторов и комплементарных полевых транзисторов, включающий формирование в подложке p-типа проводимости открытого слоя n-типа проводимости, осаждение эпитаксиального слоя p-типа проводимости, формирования в эпитаксиальном слое карманов n-типа проводимости для создания РМОП, NPN и коллектора PNP-транзисторов, создание скрытого коллектора PNP транзистора в кармане n-типа проводимости, формирование базовых областей биполярных транзисторов, создание эмиттерных областей биполярных транзисторов и сток - истоковых областей КМОП транзисторов.Numerous methods are known for manufacturing bipolar and field-effect transistors on a single substrate [1,2]
A known method of manufacturing complementary bi-CMOS structures with an isolated vertical structure of a PNP transistor [3] provides for obtaining on a single substrate isolated complementary vertical PNP and NPN transistors and complementary field-effect transistors, including the formation of an open n-type conductivity layer in a p-type substrate, deposition of an epitaxial layer p-type conductivity, the formation of n-type conductivity pockets in the epitaxial layer to create the RMOS, NPN and collector of PNP transistors, hidden second PNP transistor collector pocket n-type conductivity, forming the base regions of bipolar transistors, the establishment of emitter regions of bipolar transistors and the drain - source regions of the CMOS transistors.
Недостатком данного способа изготовления является большая площадь, занимаемая биполярными транзисторами, когда в базовой области с большими интервалами друг от друга, учитывающими точность совмещения и исполнения отдельных слоев на литографии, размещаются контакт к базе и область эмиттера. Большие размеры транзисторов не позволяют достигнуть высокой степени интеграции и ограничивают быстродействие ИС, делают ИС, ьиз-за большой площади занимаемой транзисторами, критичными к поражению дефектами, что снижает процент выхода годных. The disadvantage of this manufacturing method is the large area occupied by bipolar transistors, when the contact to the base and the emitter region are placed in the base region at large intervals from each other, taking into account the accuracy of combining and execution of individual layers on lithography. The large size of the transistors does not allow to achieve a high degree of integration and limit the speed of the IC, make the IC because of the large area occupied by the transistors, critical to damage by defects, which reduces the percentage of usability.
В последнее время появились технические решения, позволяющие существенно снизить размеры транзисторов благодаря использованию самосовмещенной технологии (self-aligned Technology SST, Aspect) формирования биполярных транзисторов, согласованной с технологией КМОП. Recently, technical solutions have appeared that can significantly reduce the size of transistors due to the use of self-aligned technology (self-aligned Technology SST, Aspect) for the formation of bipolar transistors, consistent with CMOS technology.
Наиболее близким техническим решением к предлагаемому изобретению является способ изготовления БиКМОП прибора [4] включающий формирование высокоомного эпитаксиального слоя первого типа проводимости на высоколегированной подложке первого типа проводимости, создание скрытых слоев первого и второго типов проводимости, термическое окисление кремния над открытым слоем второго типа проводимости, удаление окисленного кремния, формирование эпитаксиального слоя второго типа проводимости, формирование в нем изолированных карманов первого и второго типа проводимости, создание в карманах охранных областей первого и второго типа проводимости, формирование полевого диэлектрика, подлегирование карманов первого и второго типа проводимости примесью соответствующего типа проводимости, формирование подзатворного диэлектрика, осаждение первого слоя поликремния, удаление первого слоя поликремния с областей расположения биполярных транзисторов, формирование локальных скрытых коллекторов и базовых областей первого и второго типа проводимости, удаление подзатворного диэлектрика, осаждение второго слоя поликремния, легирование второго поликремния через маску фоторезиста в местах расположения затворов полевых и эмиттеров биполярных транзисторов примесью соответствующего типа проводимости, формирование слоя силицида металла на поверхности второго поликремния, осаждения слоя диэлектрика, формирование через маску фоторезиста травлением поликремниевых затворов и поликремниевых контактов к эмиттерам, легирование примесью с одновременным типом проводимости базовых областей и областей стока и истока первого и второго типа проводимости, формирование второго диэлектрика на боковых стенках поликремниевых затворов и контактов к эмиттерам, формирование в кремнии коллекторных контактов, областей внешних баз и областей истока и стока имплантацией через маску фоторезиста примесями соответствующего типа проводимости. The closest technical solution to the proposed invention is a method of manufacturing a BiCMOS device [4] comprising forming a high-resistance epitaxial layer of the first conductivity type on a high-alloy substrate of the first conductivity type, creating hidden layers of the first and second conductivity types, thermal oxidation of silicon over an open layer of the second conductivity type, removal oxidized silicon, the formation of an epitaxial layer of the second type of conductivity, the formation in it of isolated pockets of the first and the second type of conductivity, creating in the pockets of the protective areas of the first and second type of conductivity, forming a field dielectric, matching pockets of the first and second type of conductivity with an impurity of the corresponding type of conductivity, forming a gate dielectric, depositing the first layer of polysilicon, removing the first layer of polysilicon from the areas of bipolar transistors , the formation of local hidden collectors and base areas of the first and second type of conductivity, removal of the gate dielectric the deposition of the second polysilicon layer, doping of the second polysilicon through a photoresist mask at the locations of the gates of field and emitters of bipolar transistors with an impurity of the corresponding type of conductivity, the formation of a metal silicide layer on the surface of the second polysilicon, the deposition of a dielectric layer, the formation of the contacts of polysilicon gates and polysilicon through the photoresist mask to emitters, doping with an impurity with a simultaneous type of conductivity of the base regions and the regions of runoff and the source and a second conductivity type, forming a second dielectric on the sidewalls of the polysilicon gate contacts and to the emitters, forming a silicon collector contacts, regions of external databases and source and drain regions by implantation through a photoresist mask corresponding to the conduction type of impurities.
На фиг. 1-6 представлены основные этапы изготовления БиКМОП структур по способу в соответствии с прототипом со структурой типа Aspect [4]
На фиг. 1 представлен разрез структуры после формирования на подложке первого типа проводимости 1 высокоомного эпитаксиального слоя первого типа проводимости 2, создания скрытых слоев 3 и 4 второго и первого типа проводимости, термически образованной двуокиси кремния 5 над скрытым слоем 3.In FIG. 1-6 presents the main stages of manufacturing BiKMOS structures according to the method in accordance with the prototype with a structure of type Aspect [4]
In FIG. 1 shows a section through the structure after the formation of a first-type conductivity type 1 on a substrate of a high-resistance epitaxial layer of the first type of conductivity 2, the creation of
На фиг. 2 представлен разрез структуры после удаления двуокиси кремния 5 с образованием ступени рельефа, осаждения эпитаксиального слоя второго типа проводимости 6, формирования двух типов изолированных карманов 6 и 7, создания в них двух типов охранных областей 8 и 9, формирования полевого диэлектрика 10, подлегирования карманов соответствующим типом примеси. In FIG. 2 shows a section through the structure after removal of silicon dioxide 5 with the formation of a relief, deposition of an epitaxial layer of the second type of
На фиг. 3 представлен разрез структуры после формирования подзатворного диэлектрика 11, осаждения первого слоя поликремния 12, удаления первого слоя поликремния с областей расположения биполярных транзисторов, формирования скрытых локальных коллекторов двух типов проводимости 13 и 14, создания базовых областей двух типов проводимости 15 и 16. In FIG. Figure 3 shows a section through the structure after the formation of a gate dielectric 11, deposition of the
На фиг. 4 представлен разрез структуры после удаления подзатворного диэлектрика с областей расположения биполярных транзисторов, осаждения второго слоя поликремния, легирования второго поликремния через маску фоторезиста в местах расположения затворов и эмиттеров 18 и 19 соответствующим типом примеси. In FIG. Figure 4 shows a section through the structure after removing the gate dielectric from the areas of bipolar transistors, deposition of the second polysilicon layer, doping of the second polysilicon through a photoresist mask at the locations of the gates and emitters 18 and 19 with the corresponding type of impurity.
На фиг. 5 представлен разрез структуры после формирования на втором поликремнии пленки силицида металла 21, осаждения слоя первого диэлектрика 20, формирования поликремниевых затворов 23 и поликремниевых контактов к эмиттерам 22 вертикальным травлением, подлегирования имплантацией базовых областей и областей стока и истока одноименной с областями примесью первого 24 и второго 25 типа проводимости. In FIG. 5 shows a section through the structure after the formation of a
На фиг. 6 представлен разрез структуры после формирования второго диэлектрика на боковых стенках поликремниевых затворов и контактов к эмиттерам 26, формирование в кремнии коллекторных контактов, областей внешних баз 32 и областей истока 30 и стока 31 имплантацией через маску фоторезиста примесями соответствующего типа проводимости 27 и 28 и областей обоих эмиттеров 29 диффузией примеси из второго поликремния в результате общего термического отжига, определяющего параметры всей структуры. In FIG. Figure 6 shows a section through the structure after the formation of the second dielectric on the side walls of polysilicon gates and contacts to
Однако указанный способ не полностью решает проблему получения комплементарных пар биполярных транзисторов на одной пластине. However, this method does not completely solve the problem of obtaining complementary pairs of bipolar transistors on one plate.
Принципиальным недостатком данного способа является формирование в одном процессе термического отжига одновременно обоих эмиттеров комплементарных биполярных NPN и PNP транзисторов, что приводит к оптимальным условиям получения необходимых электрических параметров только для одного из двух типов биполярных транзисторов, в то время как второй тип транзистора требует дополнительной подгонки, неизбежно ухудшает первый тип транзистора. В [5] показано, что формирование эмиттера является наиболее критической операцией процесса создания комплементарных биполярных транзисторов. Установлено, что глубина перехода эмиттер база в PNP транзисторах чувствительна к температуре отжига вследствие быстрой диффузии бора (примеси образующей эмиттер), в то время как сопротивление эмиттера и ток насыщения базы не имеют значительных различий для разных температур отжига, что требует снижения температур печного отжига до 800-850oC в сочетании с быстрым термическим отжигом (RTA). Последнее контрастирует с поликремниевым эмиттером в NPN транзисторах с мышьяковистым эмиттером, в которых как эмиттерное сопротивление, так и базовый ток очень чувствительны к эмиттерному отжигу из-за распределения для примеси мышьяка на границе кремний поликремний и требуют повышенных температур печного отжига до 900-950oC.The principal disadvantage of this method is the formation in the same process of thermal annealing of both emitters of both complementary bipolar NPN and PNP transistors at the same time, which leads to optimal conditions for obtaining the necessary electrical parameters for only one of the two types of bipolar transistors, while the second type of transistor requires additional adjustment, inevitably degrades the first type of transistor. It was shown in [5] that emitter formation is the most critical operation of the process of creating complementary bipolar transistors. It was found that the emitter base transition depth in PNP transistors is sensitive to the annealing temperature due to rapid boron diffusion (impurities forming the emitter), while the emitter resistance and base saturation current have no significant differences for different annealing temperatures, which requires a reduction in furnace annealing temperatures to 800-850 o C in combination with rapid thermal annealing (RTA). The latter contrasts with the polysilicon emitter in arsenic emitter NPN transistors, in which both the emitter resistance and the base current are very sensitive to emitter annealing due to the distribution of silicon polysilicon for the arsenic impurity at the interface and require elevated furnace annealing temperatures up to 900-950 o C .
В результате в одном процессе отжига двух эмиттеров не получаются равноценные предельные параметры по быстродействию и усилению для обоих комплементарных транзисторов. As a result, in the same process of annealing two emitters, equivalent limiting parameters in terms of speed and gain for both complementary transistors are not obtained.
Вместе с тем разделить операции отжига эмиттеров NPN и PNP транзисторов в способе, приведенном в прототипе, с помощью известных технических решений не удается, так как отжиг структуры должен выполняться по завершению всех операций в конце маршрута, в то время как формирование источника диффузии примеси во втором слое поликремния для создания эмиттеров обоих типов транзисторов NPN и PNP производится на раннем этапе. At the same time, it is not possible to separate the operations of annealing the emitters NPN and PNP transistors in the method described in the prototype using known technical solutions, since the structure must be annealed upon completion of all operations at the end of the route, while the formation of an impurity diffusion source in the second a polysilicon layer to create emitters of both types of transistors NPN and PNP is made at an early stage.
Введение в способе, являющимся прототипом, отжига эмиттера последовательно для одного, а затем для другого типа биполярного транзистора приводит к существенному увеличению числа операций литографии и главное к деградации структуры одного из транзисторов. The introduction in the prototype method of annealing the emitter sequentially for one and then for another type of bipolar transistor leads to a significant increase in the number of lithography operations and, most importantly, to the degradation of the structure of one of the transistors.
Так при последовательном формировании транзисторов необходимо начинать с легирования второго слоя поликремния (для создания источника диффузии одного эмиттера) примесью, имеющей меньшей коэффициент диффузии в кремнии и требующей более высокой температуры отжига. Thus, in the sequential formation of transistors, it is necessary to begin by doping the second polysilicon layer (to create a diffusion source of one emitter) with an impurity having a lower diffusion coefficient in silicon and requiring a higher annealing temperature.
Далее необходимо вертикальным травлением формировать поликремниевый контакт к одному эмиттеру, подлегировать базовые области одноименной примесью, формировать боковой диэлектрик на стенках поликремниевого контакта к одному эмиттеру, легировать внешнюю базу данного транзистора и выполнять первый высокотемпературный отжиг. Затем необходимо легировать второй слой поликремния в месте расположения второго эмиттера, формировать поликремниевый контакт к второму эмиттеру, подлегировать базовые области и приступать к формированию бокового диэлектрика на стенках поликремниевого контакта ко второму эмиттеру. При этом по классической технологии формирования бокового диэлектрика (осаждение диэлектрика с последующим стравливанием его с горизонтальных поверхностей) одновременно будет формироваться уже повторно боковой диэлектрик у первого эмиттера, что приводит к увеличению вдвое толщины бокового диэлектрика и к неоптимальной структуре транзистора и ухудшению параметров транзистора. Толщина бокового диэлектрика в структуре транзистора, выполненного по самосовмещенной технологии, тождественно определяет расстояние между контактами к базе и эмиттеру и является ключевым параметром самосовмещенной технологии, обеспечивающим снижение размеров транзистора и его быстродействия. Next, it is necessary to form a polysilicon contact to one emitter by vertical etching, to adhere the base areas of the same impurity, to form a lateral dielectric on the walls of the polysilicon contact to one emitter, to dope the external base of this transistor and perform the first high-temperature annealing. Then it is necessary to dope the second polysilicon layer at the location of the second emitter, form a polysilicon contact to the second emitter, align the base regions and proceed with the formation of a side dielectric on the walls of the polysilicon contact to the second emitter. In this case, according to the classical technology of lateral dielectric formation (deposition of the dielectric with subsequent etching from horizontal surfaces), the lateral dielectric at the first emitter will simultaneously be formed again, which will double the thickness of the lateral dielectric and the non-optimal structure of the transistor and worsen the parameters of the transistor. The thickness of the side dielectric in the structure of the transistor, made by self-aligned technology, identically determines the distance between the contacts to the base and emitter and is a key parameter of the self-aligned technology, which reduces the size of the transistor and its speed.
В результате все это приводит к неоптимальному процессу получения комплементарных биполярных транзисторов, к ухудшению параметров одного из транзисторов по быстродействию и коэффициенту усиления и в результате всей БиКМОП структуры. As a result, all this leads to a non-optimal process for obtaining complementary bipolar transistors, to a deterioration of the parameters of one of the transistors in terms of speed and gain, and as a result of the entire Bi-CMOS structure.
Целью изобретения является повышение качества комплементарных БиКМОП структур, сочетающих высокую экономичность по мощности потребления с предельной частотой переключения, за счет раздельного формирования эмиттеров комплементарных транзисторов в оптимальных режимах для каждого транзистора, изготавливаемых по самосовмещенной технологии со структурой Aspect, используемой в прототипе, единой для затворов полевых и эмиттеров биполярных транзисторов. The aim of the invention is to improve the quality of complementary bi-CMOS structures that combine high efficiency in power consumption with a maximum switching frequency, due to the separate formation of emitters of complementary transistors in optimal conditions for each transistor, manufactured using self-aligned technology with the Aspect structure used in the prototype, which is common for field shutters and emitters of bipolar transistors.
Цель достигается за счет того, что в способе изготовление вертикальных NPN и PNP биполярных транзисторов и комплементарных полевых транзисторов на общей подложке первого типа проводимости, включающем формирование создание открытого слоя второго типа проводимости, создание скрытого слоя первого типа проводимости, термическое окисление кремния над скрытым слоем второго типа проводимости, удаление окисленного кремния, формирование эпитаксиального слоя второго типа проводимости, формирование в нем изолированных карманов первого и второго типа проводимости, создание в карманах охранных областей первого и второго типа проводимости, формирование полевого диэлектрика, подлегирование карманов первого и второго типа проводимости примесью соответствующего типа проводимости, формирование подзатворного диэлектрика, осаждение первого слоя поликремния, удаление первого слоя поликремния, удаление первого слоя поликремния с областей расположения биполярных транзисторов, формирование локальных скрытых коллекторов и базовых областей первого и второго типа проводимости, удаление подзатворного диэлектрика, осаждение второго слоя поликремния, легирование второго поликремния через маску фоторезиста в местах расположения затворов полевых и эмиттеров биполярных транзисторов примесью соответствующего типа проводимости, формирование слоя силицида металла на поверхности второго поликремния, осаждения слоя первого диэлектрика, формирование через маску фоторезиста травлением поликремниевых затворов и поликремниевых контактов к эмиттерам, легирование примесью с одноименным типом проводимости базовых областей и областей стока и истока первого и второго типа проводимости, формирование второго диэлектрика на боковых стенках поликремниевых затворов и контактов к эмиттерам, формирование в кремнии коллекторных контактов, областей внешних баз и областей истока и стока имплантацией через маску фоторезиста примесями соответствующего типа проводимости и областей обоих эмиттеров диффузией примеси из второго поликремния в результате общего термического отжига, перед созданием скрытого слоя первого типа проводимости в месте его расположения формируют скрытый слой второго типа проводимости с большими размерами и глубиной чем он сам, формируют эпитаксиальный слой второго типа проводимости, формируют в нем изолированные карманы первого и второго типа проводимости, создают в карманах охранные области первого и второго типа проводимости, формируют полевой диэлектрик, подлегируют карманы первого и второго типа проводимости примесью соответствующего типа проводимости, формируют подзатворный диэлектрик, осаждают первый слой поликремния, удаляют первый слой поликремния с областей расположения биполярных транзисторов, формируют базовые области первого и второго типа проводимости, удаляют подзатворный диэлектрик, осаждают второй слой поликремния, легируют второй поликремний через маску фоторезиста в местах расположения затворов полевых транзисторов примесью соответствующего типа проводимости и один из эмиттеров биполярных транзисторов типом примеси, имеющей меньший коэффициент диффузии в кремнии, чем легирующая примесь второго эмиттера, осаждают первый диэлектрик на поверхности второго поликремния, формируют через маску фоторезиста травлением поликремниевые затворы и поликремниевые контакты к эмиттерам, легируют примесью с одноименным типом проводимости базовые области и области стока и истока первого и второго типа проводимости, формируют второй диэлектрик на боковых стенках поликремниевых затворов и контактах к эмиттерам, формируют в кремнии коллекторные контакты, области внешних баз и области истока и стока имплантацией через маску фоторезиста примесями соответствующего типа проводимости, отжигают структуру при первой высокой температуре, после чего удаляют второй диэлектрик с поверхности второго поликремния, легируют поликремниевый контакт ко второму эмиттеру и окружающую его область внешней базы примесью другого типа проводимости, имеющей больший коэффициент диффузии в кремнии, чем легирующая примесь в первом эмиттере, с уровнем поверхностной концентрации в кремнии меньшей, чем поверхностная концентрация примеси во внешней базовой области биполярного транзистора, после чего отжигают структуру при второй меньшей температуре. The goal is achieved due to the fact that in the method the manufacture of vertical NPN and PNP bipolar transistors and complementary field-effect transistors on a common substrate of the first type of conductivity, including forming an open layer of the second type of conductivity, creating a hidden layer of the first type of conductivity, thermal oxidation of silicon over a hidden layer of the second type of conductivity, removal of oxidized silicon, the formation of an epitaxial layer of the second type of conductivity, the formation in it of isolated pockets of the first and second type of conductivity, creating in the pockets of protective areas of the first and second type of conductivity, forming a field dielectric, matching pockets of the first and second type of conductivity with an admixture of the corresponding type of conductivity, forming a gate dielectric, depositing the first layer of polysilicon, removing the first layer of polysilicon, removing the first layer of polysilicon from the areas the location of bipolar transistors, the formation of local hidden collectors and base areas of the first and second type of conductivity, gate dielectric, deposition of the second polysilicon layer, doping of the second polysilicon through a photoresist mask at the locations of the gates of field and emitters of bipolar transistors with an impurity of the corresponding type of conductivity, the formation of a metal silicide layer on the surface of the second polysilicon, deposition of a layer of the first dielectric, the formation of an etched polysilicon mask through a photoresist mask and polysilicon contacts to emitters, doping with an impurity with the same type of conductivity of the base regions and the drain and source regions of the first and second conductivity types, the formation of a second dielectric on the side walls of polysilicon gates and contacts to emitters, the formation of collector contacts in silicon, the regions of external bases and the source and drain regions by implantation through a photoresist mask with impurities of the corresponding conductivity type and regions of both emitters diffusion of impurities from the second polysilicon as a result of general thermal annealing, before creating a hidden layer of the first type of conductivity at the location of its formation comfort, a hidden layer of the second type of conductivity with a larger size and depth than it is itself, form an epitaxial layer of the second type of conductivity, form isolated pockets of the first and second type of conductivity in it, create security areas of the first and second type of conductivity in the pockets, form a field dielectric, adjust the pockets the first and second types of conductivity with an impurity of the corresponding type of conductivity, a gate insulator is formed, the first polysilicon layer is deposited, the first polysilicon layer is removed from the regions of the positions of bipolar transistors, form the base regions of the first and second types of conductivity, remove the gate dielectric, deposit a second polysilicon layer, dope the second polysilicon through a photoresist mask at the locations of the gate of the field effect transistors with an impurity of the corresponding conductivity type and one of the emitters of bipolar transistors with an impurity type having a smaller impurity type diffusion in silicon, than the dopant of the second emitter, the first dielectric is deposited on the surface of the second polysilicon, form through the photoresist mask by etching the polysilicon gates and polysilicon contacts to the emitters, dope with the same conductivity type as the base regions and the drain and source regions of the first and second conductivity type, form a second dielectric on the side walls of the polysilicon gates and the contacts to the emitters, form collector contacts in silicon, areas of external bases and areas of source and sink by implantation through a photoresist mask with impurities of the corresponding type of conductivity, anneal the structure at the first high rate After removing the second dielectric from the surface of the second polysilicon, polysilicon contact is doped to the second emitter and the surrounding base region with an impurity of a different type of conductivity having a higher diffusion coefficient in silicon than the dopant in the first emitter, with a lower surface concentration in silicon than the surface concentration of the impurity in the outer base region of the bipolar transistor, after which the structure is annealed at a second lower temperature.
Таким образом, отличительными признаками предполагаемого изобретения является то, что перед созданием скрытого слоя первого типа проводимости в месте его расположения формируют скрытый слой второго типа проводимости с большими размерами и глубиной чем он сам, формируют эпитаксиальный слой второго типа проводимости, формируют в нем изолированные карманы первого и второго типа проводимости, создают в карманах охранные области первого и второго типа проводимости, формируют полевой диэлектрик, подлегируют карманы первого и второго типа проводимости примесью соответствующего типа проводимости, формируют подзатворного диэлектрика, осаждают первый слой поликремния, удаляют первый слой поликремния с областей расположения биполярных транзисторов, формируют базовые области первого и второго типа проводимости, удаляют подзатворный диэлектрик, осаждают второй слой поликремния, легируют второй поликремний через маску фоторезиста в местах расположения затворов полевых примесью соответствующего типа проводимости и один из эмиттеров биполярных транзисторов типом примеси, имеющей меньший коэффициент диффузии в кремнии, чем легирующая примесь второго эмиттера, осаждают первый диэлектрик на поверхности второго поликремния, формируют через маску фоторезиста травлением поликремниевые затворы и поликремниевые контакты к эмиттерам, легируют примесью с одноименным типом проводимости базовые области и области стока и истока первого и второго типа проводимости, формируют второй диэлектрик на боковых стенках поликремниевых затворов и контактах к эмиттерам, формируют в кремнии коллекторные контакты, области внешних баз и области истока и стока имплантацией через маску фоторезиста примесями соответствующего типа проводимости, отжигают структуру при первой высокой температуре, после чего удаляют второй диэлектрик с поверхности второго поликремния, легируют поликремниевый контакт ко второму эмиттеру и окружающую его область внешней базы примесью другого типа проводимости, имеющей больший коэффициент диффузии в кремнии, чем легирующая примесь в первом эмиттере, с уровнем поверхностной концентрации в кремнии меньшей, чем поверхностная концентрация примеси во внешней базовой области биполярного транзистора, после чего отжигают структуру при второй меньшей температуре. Thus, the distinguishing features of the proposed invention is that before creating a hidden layer of the first type of conductivity, a hidden layer of the second type of conductivity with a larger size and depth than itself is formed at its location, an epitaxial layer of the second type of conductivity is formed, and insulated pockets of the first are formed in it and the second type of conductivity, create in the pockets security areas of the first and second type of conductivity, form a field dielectric, fit the pockets of the first and second type conductivity with an impurity of the corresponding type of conductivity, a gate dielectric is formed, the first polysilicon layer is deposited, the first polysilicon layer is removed from the areas of bipolar transistors, the base regions of the first and second type of conductivity are formed, the gate dielectric is removed, the second polysilicon layer is deposited, and the second polysilicon is doped through a photoresist mask the locations of the field gates with an impurity of the corresponding type of conductivity and one of the emitters of bipolar transistors with an impurity type, having a lower diffusion coefficient in silicon than the doping impurity of the second emitter, the first dielectric is deposited on the surface of the second polysilicon, polysilicon gates and polysilicon contacts to the emitters are formed through the photoresist mask, the base regions and the drain and source regions of the first and second are doped with an impurity of the same type conductivity type, form a second dielectric on the side walls of polysilicon gates and contacts to emitters, form collector contacts in silicon, regions in external bases and the source and drain areas by implantation through a photoresist mask with impurities of the corresponding type of conductivity, anneal the structure at the first high temperature, then remove the second dielectric from the surface of the second polysilicon, dope the polysilicon contact with the second emitter and the surrounding area of the external base with an impurity of another type of conductivity, having a larger diffusion coefficient in silicon than the dopant in the first emitter, with a level of surface concentration in silicon lower than the surface end The impurity is added in the external base region of the bipolar transistor, after which the structure is annealed at a second lower temperature.
Проведенные патентные исследования показали, что совокупность признаков предполагаемого изобретения является новой, что доказывает новизну заявляемого способа. Кроме того, патентные исследования показали, что в литературе отсутствуют данные, показывающие влияние отличительных признаков заявляемого изобретения на достижение технического результата, что подтверждает изобретательский уровень предлагаемого способа. Patent studies have shown that the totality of the features of the alleged invention is new, which proves the novelty of the proposed method. In addition, patent studies have shown that in the literature there are no data showing the influence of the distinguishing features of the claimed invention on the achievement of a technical result, which confirms the inventive step of the proposed method.
Данная совокупность отличительных признаков позволяет решить поставленную задачу. This set of distinctive features allows us to solve the problem.
Указанное выполнение предлагаемого способа приводит к тому, что получение требуемых параметров эмиттера одного транзистора достигается независимо от другого транзистора. The specified implementation of the proposed method leads to the fact that obtaining the required parameters of the emitter of one transistor is achieved independently of the other transistor.
Это позволяет осуществлять оптимизацию параметров каждого комплементарного биполярного транзистора до требуемой величины, не боясь ухудшить параметры другого транзистора. This allows optimization of the parameters of each complementary bipolar transistor to the desired value, without fear of degrading the parameters of another transistor.
На фиг. 7-13 представлены основные этапы изготовления БиКМОП структуры. In FIG. Figures 7-13 show the main stages of manufacturing a BiCMOS structure.
На фиг. 7 представлен разрез структуры после формирования в подложке первого типа проводимости 1 открытого слоя второго типа проводимости 3, высокоомного скрытого слоя второго типа проводимости 33, охватывающего по размерам и глубине скрытый слой первого типа проводимости 4. In FIG. 7 shows a section through the structure after the formation of the first type of conductivity 1 in the substrate of an open layer of the second type of
На фиг. 8 представлен разрез структуры осаждения эпитаксиального слоя второго типа проводимости 6, формирования двух типов изолированных карманов 6 и 7, разделяемых щелевой изоляцией 34, создания в них двух типов охранных областей 8 и 9, формирования полевого диэлектрика 10, подлегирования карманов соответствующим типом примеси. In FIG. Figure 8 shows a section through the deposition structure of the epitaxial layer of the
На фиг. 9 представлен разрез структуры после формирования подзатворного диэлектрика 11, осаждения первого слоя поликремния 12, удаления первого слоя поликремния с областей расположения биполярных транзисторов, создания базовых областей двух типов проводимости 15 и 16. In FIG. Figure 9 shows a section through the structure after the formation of a gate dielectric 11, deposition of the
На фиг. 10 представлен разрез структуры после удаления подзатворного диэлектрика с областей расположения биполярных транзисторов, осаждения второго слоя поликремния 17, легирования второго поликремния через маску фоторезиста в местах расположения затворов 18 и 19 соответствующим типом примеси и одного из эмиттеров типом примеси, имеющим меньший коэффициент диффузии в кремний. In FIG. 10 shows a section through the structure after removing the gate dielectric from the areas of bipolar transistors, deposition of the
На фиг. 11 представлен разрез структуры после осаждения на второй поликремний первого диэлектрика 20, формирования поликремниевых затворов 22 и поликремниевых контактов к эмиттерам 23 вертикальным травлением, подлегирования имплантацией базовых областей и областей стока и истока одноименной с областями примесью первого и второго типа проводимости 24 и 25. In FIG. 11 shows a section through the structure after deposition of the first dielectric 20 on the second polysilicon, the formation of
На фиг. 12 представлен разрез структуры после формирования второго диэлектрика на боковых стенках поликремниевых затворов и контактов к эмиттерам 26, формирования в кремнии контактов к коллектору, областей внешних баз 32 и областей истока и стока 30 и 31 имплантацией через маску фоторезиста примесями соответствующего типа проводимости 27 и 28 и одного из эмиттеров 29 диффузией из второго поликремния после первого высокотемпературного отжига структуры. In FIG. 12 shows a section through the structure after the formation of a second dielectric on the side walls of polysilicon gates and contacts to
На фиг. 13 представлен разрез структуры удаления второго диэлектрика с поверхности поликремния, легирования поликремниевого контакта ко второму эмиттеру примесью противоположного типа проводимости 18, чем первый эмиттер (при этом легируются прилегающие области к эмиттеру) и второго низкотемпературного отжига структуры. In FIG. 13 shows a section through the structure of removing the second dielectric from the polysilicon surface, doping the polysilicon contact to the second emitter with an impurity of the opposite type of
Пример. В монокристаллической подложке p-типа проводимости (rv=100 Ом•см) формируют первый скрытый слой диффузией сурьмы из твердого источника с поверхностным сопротивлением 35 ОМ/кв при температуре 1200oC, в месте последующего расположения скрытого слоя p+ типа формируют скрытый слой n-типа проводимости имплантацией фосфора с дозой 1 мккул/см2 с последующей разгонкой при 1200oC с большими размерами и глубиной, чем p+ скрытый слой, формируют p+ скрытый слой с поверхностным сопротивлением 200 Ом/кв имплантацией бора с дозой 30 мккул/см2.Example. In the p-type single crystal substrate (rv = 100 Ohm · cm), the first hidden layer is formed by diffusion of antimony from a solid source with a surface resistance of 35 OM / sq at a temperature of 1200 o C, in the place of the subsequent location of the hidden p + type layer, a hidden n- layer is formed type of conductivity by implantation of phosphorus with a dose of 1 μc / cm 2 , followed by acceleration at 1200 ° C with a larger size and depth than p + hidden layer, form a p + hidden layer with a surface resistance of 200 Ohm / sq with boron implantation with a dose of 30 μc / cm 2 .
Наращивают эпитаксиальный слой n-типа проводимости толщиной 1,75 мкм и сопротивлением 0,3 Ом•см, формируют в нем изолированные карманы p-типа проводимости имплантацией бора с дозой 1 мккул/см2 с разгонкой при 1100oC в течение 2 ч, с помощью щелевой изоляции формируют изолированные карманы n-типа проводимости, создают в карманах охранные области первого и второго типа проводимости, формируют термическим окислением полевой диэлектрик толщиной 0,4 мкм, подлегируют карманы бором с дозой 0,3 мккул/см2 для получения требуемых порогов, формируют подзатворный диэлектрик толщиной 250
Пример, описанный выше, является частным случаем, в котором используется предлагаемый способ. The example described above is a special case in which the proposed method is used.
Предлагаемый способ может использоваться для создания БиКМОП структур с другими методами создания изолированных карманов, с другими режимами окисления и отжига, не выходя за пределы патентных исследований. The proposed method can be used to create BiKMOS structures with other methods for creating isolated pockets, with other oxidation and annealing modes, without going beyond the scope of patent research.
Литература
1. JP, заявка 6097661, кл. H 01 L 27/06, 1985.Literature
1. JP, application 6097661, cl. H 01
2. US, патент 5034338, кл. H 01 L 21/285, 1991. 2. US patent 5034338, CL. H 01
3. EP, заявка 0325342, кл. H 01 L 21/82, 1989. 3. EP, application 0325342, cl. H 01
4. US, патент 4868135, кл. H 01 L 21/265, 1989. 4. US patent 4868135, CL. H 01
5. Pong-Fei Lu, James D. Warnock "The Design at. ol. Optimizaati on of High Performance Doble Poly self-aligned pnp Technology". IEEE Transactions on Electron Devises. vol 38, No 6, 1991. 5. Pong-Fei Lu, James D. Warnock "The Design at. Ol. Optimizaati on of High Performance Doble Poly self-aligned pnp Technology". IEEE Transactions on Electron Devises. vol 38,
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU95119000A RU2106039C1 (en) | 1995-11-09 | 1995-11-09 | Bipolar cmos structure manufacturing process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU95119000A RU2106039C1 (en) | 1995-11-09 | 1995-11-09 | Bipolar cmos structure manufacturing process |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU95119000A RU95119000A (en) | 1997-12-27 |
| RU2106039C1 true RU2106039C1 (en) | 1998-02-27 |
Family
ID=20173596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU95119000A RU2106039C1 (en) | 1995-11-09 | 1995-11-09 | Bipolar cmos structure manufacturing process |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2106039C1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2208265C2 (en) * | 2001-07-09 | 2003-07-10 | Открытое акционерное общество НИИ молекулярной электроники и завод "МИКРОН" | Method for manufacture of bipolar transistor as a composition of bipolar complementary structure "metal-oxide-semiconductor" |
| RU2210838C2 (en) * | 2001-07-09 | 2003-08-20 | Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" | Structure of bipolar transistor incorporated in bipolar cmos integrated circuits |
| RU2234165C1 (en) * | 2003-01-23 | 2004-08-10 | Акционерное общество открытого типа "НИИ молекулярной электроники и завод "Микрон" | Method for manufacturing self-scaled bipolar cmos structure |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868135A (en) * | 1988-12-21 | 1989-09-19 | International Business Machines Corporation | Method for manufacturing a Bi-CMOS device |
| US5034338A (en) * | 1986-08-13 | 1991-07-23 | Siemens Aktiengesellschaft | Circuit containing integrated bipolar and complementary MOS transistors on a common substrate |
| EP0325342B1 (en) * | 1988-01-21 | 1993-12-15 | Exar Corporation | Complementary BICMOS process with isolated vertical PNP transistors |
-
1995
- 1995-11-09 RU RU95119000A patent/RU2106039C1/en active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034338A (en) * | 1986-08-13 | 1991-07-23 | Siemens Aktiengesellschaft | Circuit containing integrated bipolar and complementary MOS transistors on a common substrate |
| EP0325342B1 (en) * | 1988-01-21 | 1993-12-15 | Exar Corporation | Complementary BICMOS process with isolated vertical PNP transistors |
| US4868135A (en) * | 1988-12-21 | 1989-09-19 | International Business Machines Corporation | Method for manufacturing a Bi-CMOS device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2208265C2 (en) * | 2001-07-09 | 2003-07-10 | Открытое акционерное общество НИИ молекулярной электроники и завод "МИКРОН" | Method for manufacture of bipolar transistor as a composition of bipolar complementary structure "metal-oxide-semiconductor" |
| RU2210838C2 (en) * | 2001-07-09 | 2003-08-20 | Открытое акционерное общество "НИИ молекулярной электроники и завод "Микрон" | Structure of bipolar transistor incorporated in bipolar cmos integrated circuits |
| RU2234165C1 (en) * | 2003-01-23 | 2004-08-10 | Акционерное общество открытого типа "НИИ молекулярной электроники и завод "Микрон" | Method for manufacturing self-scaled bipolar cmos structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5028557A (en) | Method of making a reverse self-aligned BIMOS transistor integrated circuit | |
| US5232861A (en) | Method of manufacturing semiconductor device including a bipolar transistor | |
| JPH09504411A (en) | Self-aligned CMOS process | |
| KR950006478B1 (en) | Making method of self-aligned bipolar tr. | |
| US4717678A (en) | Method of forming self-aligned P contact | |
| US5466615A (en) | Silicon damage free process for double poly emitter and reverse MOS in BiCMOS application | |
| JPH0812865B2 (en) | Bipolar transistor and manufacturing method thereof | |
| JP2587444B2 (en) | Bipolar transistor using CMOS technology and method of manufacturing the same | |
| US5071780A (en) | Reverse self-aligned transistor integrated circuit | |
| US5235204A (en) | Reverse self-aligned transistor integrated circuit | |
| JPH0254934A (en) | Bipolar transistor manufacturing method | |
| JP2003031808A (en) | Semiconductor device and method of manufacturing the same | |
| US4184172A (en) | Dielectric isolation using shallow oxide and polycrystalline silicon | |
| RU2106039C1 (en) | Bipolar cmos structure manufacturing process | |
| JP4276705B2 (en) | Method for manufacturing bipolar junction transistor with polysilicon emitter | |
| JP3207883B2 (en) | Manufacturing method of bipolar semiconductor device | |
| RU2107972C1 (en) | Bipolar planar n-p-n transistor manufacturing process | |
| JP2697631B2 (en) | Method for manufacturing semiconductor device | |
| JP3309606B2 (en) | Method for manufacturing semiconductor device | |
| KR0137949B1 (en) | Fabricating method of semiconductor device using self aligned process | |
| KR930010118B1 (en) | Making method of semiconductor device | |
| KR940010517B1 (en) | Method for manufacturing high-speed bipolar device using single polycrystalline silicon | |
| JP3134830B2 (en) | Method for manufacturing semiconductor device | |
| JPS60150642A (en) | Complementary semiconductor device and manufacture thereof | |
| JP2533951B2 (en) | Method for manufacturing bipolar semiconductor device |