RU2179787C1

RU2179787C1 - Gear controlling data transmission over multiple access channel

Info

Publication number: RU2179787C1
Application number: RU2000127934A
Authority: RU
Inventors: А.А. Иванов; И.А. Молокович; И.А. Нестеров; И.Б. Паращук; И.А. Полковников; А.Г. Романов; Г.В. Шарко
Original assignee: Военный университет связи
Priority date: 2000-11-08
Filing date: 2000-11-08
Publication date: 2002-02-20

Abstract

FIELD: computer engineering, package switching centers in data transmission network of automated control system sending data over broadcast multipoint channel having dynamic incompletely coupled structure. SUBSTANCE: technical objective of invention lies in development of gear that prevents delay in transmission of packages of higher priority with regard to packages of lower priority thanks to provision for arrangement of priorities and formation of queue for their execution in correspondence with it. Proposed gear incorporates four flip-flops, random number generator, synchronizer, two counters, three OR gates, six AND gates, delay unit, comparator of code combinations, timer, unit comparing number of packages, unit of priority extraction, comparator of priorities, unit isolating sign of multipackage messages, modulo 2 adder, delay element. EFFECT: increased functional reliability of gear. 7 dwg

Description

Изобретение относится к вычислительной технике и может использоваться в узлах коммутации сообщений (пакетов) сети передачи данных (сети ПД) автоматизированной системы управления (АСУ) при управлении передачей данных по широковещательному многоточечному каналу, имеющему динамическую неполносвязную структуру. The invention relates to computer technology and can be used in switching nodes of messages (packets) of a data transmission network (PD network) of an automated control system (ACS) when controlling data transmission over a broadcast multi-point channel having a dynamic non-connected structure.

Заявленное изобретение расширяет арсенал средств данного назначения. The claimed invention extends the arsenal of funds for this purpose.

Известно устройство для управления передачей данных по радиоканалу (А.С. СССР 1162058, МПК 5 H 04 L 7/00, 1985 г.), содержащее последовательно соединенные синхронизатор и первый элемент И, а также элемент задержки, элемент ИЛИ и последовательно соединенные счетчик и триггер цикла передачи, последовательно соединенные генератор случайных чисел, блок сравнения и триггер разрешения передачи, а также последовательно соединенные второй элемент И и формирователь импульсов, что позволяет увеличить степень использования пропускной способности канала. Однако данное устройство обладает недостаточной скоростью передачи по радиоканалу. A device is known for controlling data transmission over a radio channel (AS USSR 1162058, IPC 5 H 04 L 7/00, 1985), comprising a synchronizer and a first AND element in series, as well as a delay element, an OR element, and a counter connected in series and a transmission cycle trigger, a random number generator connected in series, a comparison unit and a transmission enable trigger, as well as a second AND element and a pulse shaper connected in series, which makes it possible to increase the channel bandwidth utilization. However, this device has an insufficient transmission rate over the air.

Наиболее близким по технической сущности и выполняемым функциям к заявляемому является устройство для управления передачей данных по радиоканалу (Патент РФ 2099889, Н 04 L 7/00, опубликованное 10.01.95), состоящее из синхронизатора, первого элемента И, триггера цикла передачи, второго элемента И, формирователя импульсов, генератора интервалов анализа, блока определения интенсивности входного потока, блока сравнения, первого элемента ИЛИ, дешифратора, N блоков опознавания адреса, второго элемента ИЛИ, блока коммутации, блока выделения адреса, третьего элемента ИЛИ, триггера разрешения передачи, третьего элемента И, четвертого элемента И, элемента задержки. Причем вход "Сигнал несущей" является первым и вторым входом триггера цикла передачи. Выход триггера цикла передачи связан со вторым входом первого элемента И, формирователем импульсов и вторым входом блока выделения адреса. При этом первый вход первого элемента И соединен с выходом синхронизатора, а выход первого элемента И подключен к первому входу второго элемента И. Второй вход второго элемента И связан со вторым выходом блока коммутации, а его третий вход соединен с первым входом триггера разрешения передачи, четвертым входом блока коммутации и является входом "Запрос передачи". Выход второго элемента И связан с первым входом третьего элемента ИЛИ и входом элемента задержки. Выход элемента задержки соединен с первым входом третьего и первым входом четвертого элементов И, причем вход четвертого элемента И подключен ко второму входу третьего элемента И и является выходом "Столкновение". Выход третьего элемента И связан со вторым входом триггера разрешения передачи. Выход триггера разрешения передачи подключен ко второму входу третьего элемента ИЛИ и является выходом "Разрешение передачи в полосе основного канала". Выход третьего элемента ИЛИ является выходом "Включение передатчика". Первый вход блока состояния адреса соединен со вторым входом четвертого элемента И и является выходом канала множественного доступа. Выход формирователя импульсов связан с первым входом блока определения интенсивности входного потока, а второй вход блока определения интенсивности входного потока подключен к первым входам блоков опознавания адреса и выходу генератора интервалов анализа. Выходы блока определения интенсивности входного потока подключены к соответствующим входам блока сравнения. Причем первый и второй выходы блока сравнения связаны с первым и вторым входом первого элемента ИЛИ, а выход первого элемента ИЛИ соединен со вторым входом блока коммутации. Третий выход блока сравнения подключен к первому входу блока коммутации. Третий вход блока коммутации соединен с выходом второго элемента ИЛИ, а первый выход блока коммутации является выходом "Разрешение передачи на частоте доступа к ретранслятору". Группа входов "Код адреса" является входами дешифратора, причем выходы дешифратора подключены к соответствующим третьим входам блоков опознавания адреса. Группа вторых входов блоков опознавания адреса соединена с группой выходов блока выделения адреса, а выходы блоков опознавания адреса соединены с соответствующими входами второго элемента ИЛИ. Устройство обеспечивает увеличение скорости передачи информации по радиоканалу. The closest in technical essence and the functions performed to the claimed one is a device for controlling data transmission over a radio channel (RF Patent 2099889, Н 04 L 7/00, published January 10, 1995), consisting of a synchronizer, the first element And, the trigger of the transmission cycle, the second element And, a pulse shaper, an analysis interval generator, an input flow intensity determination unit, a comparison unit, a first OR element, a decoder, N address recognition units, a second OR element, a switching unit, an address allocation unit, the third of the OR, the trigger transmission permission, the third element and the fourth element and the delay element. Moreover, the input "Carrier signal" is the first and second input of the trigger of the transmission cycle. The output of the trigger of the transmission cycle is connected with the second input of the first AND element, the pulse shaper and the second input of the address allocation block. In this case, the first input of the first element And is connected to the output of the synchronizer, and the output of the first element And is connected to the first input of the second element I. The second input of the second element And is connected to the second output of the switching unit, and its third input is connected to the first input of the trigger to enable transmission, the fourth the input of the switching unit and is the input "Request transmission". The output of the second AND element is associated with the first input of the third OR element and the input of the delay element. The output of the delay element is connected to the first input of the third and the first input of the fourth element And, and the input of the fourth element And is connected to the second input of the third element And is the output "Collision". The output of the third AND element is connected to the second input of the transmit enable trigger. The output of the trigger to enable transmission is connected to the second input of the third OR element and is the output of "Resolution in the band of the main channel." The output of the third OR element is the "Turn on the transmitter" output. The first input of the address status block is connected to the second input of the fourth AND element and is the output of the multiple access channel. The output of the pulse shaper is connected to the first input of the input flow intensity determination unit, and the second input of the input flow intensity determination unit is connected to the first inputs of the address recognition units and the output of the analysis interval generator. The outputs of the unit for determining the intensity of the input stream are connected to the corresponding inputs of the comparison unit. Moreover, the first and second outputs of the comparison unit are connected with the first and second input of the first OR element, and the output of the first OR element is connected to the second input of the switching unit. The third output of the comparison unit is connected to the first input of the switching unit. The third input of the switching unit is connected to the output of the second OR element, and the first output of the switching unit is the output "Transmission permission at the frequency of access to the relay." The group of inputs "Address Code" is the inputs of the decoder, and the outputs of the decoder are connected to the corresponding third inputs of the address recognition blocks. The group of second inputs of the address recognition blocks is connected to the group of outputs of the address allocation block, and the outputs of the address recognition blocks are connected to the corresponding inputs of the second OR element. The device provides an increase in the speed of information transmission over the air.

Однако устройство-прототип имеет недостаток, заключающийся в задержке передачи пакетов высших приоритетов, превышающей допустимые временные значения. Это объясняется тем, что в устройстве не предусмотрено разделение сообщений из разнородного потока по приоритетам. However, the prototype device has the disadvantage of delaying the transmission of higher priority packets in excess of the allowable time values. This is because the device does not provide for the separation of messages from a heterogeneous stream by priority.

Целью изобретения является разработка устройства передачи данных в канале множественного доступа, исключающего задержку передачи пакетов более высоких приоритетов по отношению к более низким за счет обеспечения ранжирования приоритетов и формирования в соответствии с этим очереди на их исполнение. The aim of the invention is to develop a device for transmitting data in a multiple access channel, eliminating the delay in the transmission of packets of higher priorities compared to lower due to the ranking of priorities and the formation in accordance with this queue for their execution.

Поставленная цель достигается тем, что в известное устройство управления передачей данных по радиоканалу, содержащее триггер цикла передачи, входы сброса и установки которого соединены между собой и являются входом "Состояние канала" устройства, первый элемент И, второй элемент И, синхронизатор, выход которого соединен с первым входом третьего элемента И, элемент задержки, выход которого соединен с прямым входом четвертого элемента И и с первым входом пятого элемента И, выход которого соединен с инверсным входом четвертого элемента И и является выходом "Сигнал конфликта" устройства, выход четвертого элемента И соединен с входом установки триггера разрешения передачи, инверсный вход сброса которого является сигнальным входом устройства, дополнительно введены генератор случайных чисел, счетчик импульсов, первый, второй и третий элементы ИЛИ, блок задержки, триггер, блок сравнения кодовых комбинаций, таймер, счетчик, блок сравнения числа пакетов, блок выделения приоритета, блок сравнения приоритета, блок выделения признака многопакетного сообщения, сумматор по модулю два, шестой элемент И, триггер блокировки. Причем первый вход первого элемента ИЛИ соединен с выходом триггера цикла передачи. Выход первого элемента ИЛИ соединен с инверсным входом первого элемента И, выход которого соединен с первым входом второго элемента И. Второй вход второго элемента И соединен с выходом второго элемента ИЛИ. Прямой вход первого элемента И подключен к инверсному входу сброса триггера разрешения передачи. Выход второго элемента И соединен с управляющим входом блока задержки. Приоритетный вход блока задержки является входом "Приоритет" устройства. Вход генератора случайных чисел соединен с выходом блока задержки и входом сброса триггера, выход которого соединен с вторым входом третьего элемента И. Вход счетчика импульсов соединен с выходом синхронизатора, а выход - с первым сигнальным входом блока сравнения кодовых комбинаций, второй сигнальный вход которого соединен с выходом генератора случайных чисел. Выход блока сравнения кодовых комбинаций соединен с входом элемента задержки и является выходом "Включение передачи" устройства. Первый и второй входы второго элемента ИЛИ соединены с выходами соответственно таймера и третьего элемента И. Счетный вход счетчика соединен с выходом таймера, а его выход подключен к счетному входу блока сравнения числа пакетов, информационный вход которого является входом "Число пакетов" устройства. Выход блока сравнения числа пакетов соединен с входом установки триггера и входом сброса счетчика и является выходом "Завершение передачи" устройства. Вход блока выделения приоритета подключен к информационному входу блока выделения признака многопакетного сообщения и является информационным входом устройства. Управляющий вход блока выделения признака многопакетного сообщения соединен с управляющим выходом блока выделения приоритета. Первый и второй входы сумматора по модулю 2 соединены соответственно с выходами "Число пакетов" и "Номер пакета" блока выделения признака многопакетного сообщения. Вход шестого элемента И соединен с выходом сумматора по модулю 2, а его инверсный выход соединен с входом сброса триггера блокировки. Первый вход сравнения блока сравнения приоритета подключен к входу "Приоритет" блока задержки, а второй вход сравнения соединен с выходом "Номер приоритета" блока выделения приоритета. Первый и второй входы третьего элемента ИЛИ соединены соответственно с первым и вторым выходом блока сравнения приоритета, а его выход подключен к входу установки триггера блокировки. Выход триггера блокировки подключен к второму входу первого элемента ИЛИ. Второй вход пятого элемента И подключен к входу установки триггера цикла передачи. Выход триггера разрешения передачи соединен с входом таймера и является выходом "Разрешение передачи" устройства. This goal is achieved by the fact that in the known device for controlling data transmission over a radio channel containing a trigger of a transmission cycle, the reset and installation inputs of which are interconnected and are the input "Channel Status" of the device, the first element And, the second element And, the synchronizer, the output of which is connected with the first input of the third element And, the delay element, the output of which is connected to the direct input of the fourth element And and with the first input of the fifth element And, the output of which is connected to the inverse input of the fourth element And and I is output by the “Conflict signal” output of the device, the output of the fourth AND element is connected to the input of the transmission enable trigger, the inverse reset input of which is the signal input of the device, a random number generator, a pulse counter, the first, second and third OR elements, a delay unit, a trigger are additionally introduced , a code combination comparison unit, a timer, a counter, a packet number comparison unit, a priority allocation unit, a priority comparison unit, a multi-packet message feature extraction unit, an adder modulo two, sixth element AND, trigger lock. Moreover, the first input of the first OR element is connected to the output of the trigger of the transmission cycle. The output of the first OR element is connected to the inverse input of the first AND element, the output of which is connected to the first input of the second AND element. The second input of the second AND element is connected to the output of the second OR element. The direct input of the first element And is connected to the inverse input of the reset trigger enable transmission. The output of the second element And is connected to the control input of the delay unit. The priority input of the delay unit is the Priority input of the device. The input of the random number generator is connected to the output of the delay unit and the trigger reset input, the output of which is connected to the second input of the third element I. The pulse counter input is connected to the synchronizer output, and the output to the first signal input of the code combination comparison unit, the second signal input of which is connected to random number generator output. The output of the code combination comparison unit is connected to the input of the delay element and is the “Transmission on” output of the device. The first and second inputs of the second OR element are connected to the outputs of the timer and the third element I. The counter input of the counter is connected to the timer output, and its output is connected to the counter input of the packet number comparison unit, the information input of which is the “Number of packets” input of the device. The output of the unit for comparing the number of packets is connected to the input of the installation of the trigger and the input of the reset counter and is the output of the "Transmission complete" device. The input of the priority allocation unit is connected to the information input of the multi-packet message attribute allocation unit and is the information input of the device. The control input of the multi-packet message feature extraction unit is connected to the control output of the priority allocation unit. The first and second inputs of the adder modulo 2 are connected respectively to the outputs "Number of packets" and "Package number" of the block for selecting a feature of a multi-packet message. The input of the sixth element And is connected to the output of the adder modulo 2, and its inverse output is connected to the reset input of the lock trigger. The first comparison input of the priority comparison unit is connected to the Priority input of the delay unit, and the second comparison input is connected to the Priority Number output of the priority allocation unit. The first and second inputs of the third OR element are connected respectively to the first and second output of the priority comparison unit, and its output is connected to the input of the lock trigger setting. The output of the lock trigger is connected to the second input of the first OR element. The second input of the fifth element And is connected to the input of the installation of the trigger of the transmission cycle. The output of the trigger to enable transmission is connected to the input of the timer and is the output of the "Resolution of the transfer" of the device.

Благодаря новой совокупности существенных признаков за счет введения блока выделения приоритета, блока выделении признака многопакетного сообщения, электронного коммутатора, генератора случайных чисел, таймера, блока задержки и соответствующих новых связей достигается уменьшение задержки передачи пакетов высших приоритетов. Thanks to a new set of essential features, by introducing a priority allocation unit, a multi-packet message attribute allocation unit, an electronic switch, a random number generator, a timer, a delay unit, and corresponding new connections, the transmission delay of higher priority packets is reduced.

Проведенный анализ уровня техники позволил установить, что аналоги, характеризующиеся совокупностью признаков, тождественных всем признакам заявленного технического решения, отсутствуют, что указывает на соответствие заявленного изобретения условию патентоспособности "новизна". Результаты поиска известных решений в данной и смежных областях техники с целью выявления признаков, совпадающих с отличительными от прототипа признаками заявленного объекта, показали, что они не следуют явным образом из уровня техники. Из уровня техники также не выявлена известность влияния предусматриваемых существенными признаками заявленного изобретения преобразований на достижение указанного технического результата. Следовательно, заявленное изобретение соответствует условию патентоспособности "изобретательский уровень". The analysis of the prior art made it possible to establish that analogues that are characterized by a combination of features that are identical to all the features of the claimed technical solution are absent, which indicates the compliance of the claimed invention with the condition of patentability "novelty". Search results for known solutions in this and related fields of technology in order to identify features that match the distinctive features of the claimed object from the prototype showed that they do not follow explicitly from the prior art. The prior art also did not reveal the popularity of the impact provided by the essential features of the claimed invention transformations to achieve the specified technical result. Therefore, the claimed invention meets the condition of patentability "inventive step".

Заявленное устройство поясняется схемами:
фиг. 1 - функциональная схема устройства управления передачей данных в канале множественного доступа;
фиг.2 - схема генератора случайных чисел;
фиг.3 - схема блока выделения приоритета;
фиг.4 - схема блока выделения признака многопакетного сообщения;
фиг.5 - схема блока таймера;
фиг.6 - схема блока электронного коммутатора;
фиг.7 - схема блока задержки.The claimed device is illustrated by diagrams:
FIG. 1 is a functional diagram of a data transmission control device in a multiple access channel;
figure 2 - diagram of the random number generator;
figure 3 - block diagram of the priority allocation;
4 is a block diagram of a feature allocation of a multi-packet message;
5 is a block diagram of a timer;
6 is a block diagram of an electronic switch;
7 is a diagram of a delay unit.

Заявляемое устройство управления передачей данных в канале множественного доступа, показанное на фиг.1, состоит из триггера цикла передачи 1, генератора случайных чисел 2, синхронизатора 3, счетчика импульсов 4, первого элемента ИЛИ 5, первого элемента И 6, второго элемента И 7, второго элемента ИЛИ 8, блока задержки 9, триггера 10, третьего элемента И 11, блока сравнения кодовых комбинаций 12, таймера 13, счетчика 14, блока сравнения числа пакетов 15, блока выделения приоритета 16, блока сравнения приоритета 17, третьего элемента ИЛИ 18, блока выделения признака многопакетного сообщения 19, сумматора по модулю два 20, шестого элемента И 21, элемента задержки 22, пятого элемента И 23, четвертого элемента И 24, триггера разрешения передачи 25, триггера блокировки 26. Причем первый вход первого элемента ИЛИ 5 соединен с выходом триггера цикла передачи 1, входы сброса и установки которого соединены между собой и являются входом "Состояния канала" устройства. Выход первого элемента ИЛИ 5 соединен с инверсным входом первого элемента И 6, выход которого соединен с первым входом второго элемента И 7. Второй вход второго элемента И 7 соединен с выходом второго элемента ИЛИ 8. Прямой вход первого элемента И 6 подключен к инверсному входу сброса триггера разрешения передачи 25. Управляющий вход блока задержки 9 соединен с выходом второго элемента И 7, а приоритетный вход блока задержки 9 является входом "Приоритет" устройства. Вход генератора случайных чисел 2 соединен с выходом блока задержки 9 и входом сброса R RS-триггера 10. Выход триггера 10 соединен с вторым входом третьего элемента И 11. Выход синхронизатора 3 соединен с первым входом третьего элемента И 11. Вход счетчика импульсов 4 соединен с выходом синхронизатора 3, а выход - с первым сигнальным входом блока сравнения кодовых комбинаций 12. Второй сигнальный вход блока сравнения кодовых комбинаций 12 соединен с выходом генератора случайных чисел 2. Выход блока сравнения кодовых комбинаций 12 соединен с входом элемента задержки 22 и является выходом "Включение передачи" устройства. Выход элемента задержки 22 соединен с первым входом четвертого элемента И 24 и с первым входом пятого элемента И 23, выход которого соединен с инверсным входом четвертого элемента И 24 и является выходом "Сигнал конфликта" устройства. Выход четвертого элемента И 24 соединен с входом S установки триггера разрешения передачи 25, инверсный вход сброса которого является сигнальным входом устройства. Первый и второй входы второго элемента ИЛИ 8 подключены к выходам соответственно таймера 13 и третьего элемента И 11. Счетный вход счетчика 14 соединен с выходом таймера 13, а его выход подключен к счетному входу блока сравнения числа пакетов 15, информационный вход которого является входом "Число пакетов" устройства. Выход блока сравнения числа пакетов 15 соединен с входом установки триггера 10 и входом сброса счетчика 14 и является выходом "Завершение передачи" устройства. Вход блока выделения приоритета 16 подключен к информационному входу блока выделения признака многопакетного сообщения 19 и является информационным входом устройства. Управляющий вход блока выделения признака многопакетного сообщения 19 соединен с управляющим выходом блока выделения приоритета 16. Первый и второй входы сумматора по модулю 2 20 соединены соответственно с выходами "Число пакетов" и "Номер пакета" блока выделения признака многопакетного сообщения 19. Вход шестого элемента И 21 соединен с выходом сумматора по модулю 2 20, а его инверсный выход соединен с входом сброса триггера блокировки 26. Первый вход сравнения блока сравнения приоритета 17 подключен к входу "Приоритет" блока задержки 9, а второй вход сравнения соединен с выходом "Номер приоритета" блока выделения приоритета 16. Первый и второй входы третьего элемента ИЛИ 18 соединены соответственно с первым и вторым выходом блока сравнения приоритета 17, а его выход подключен к входу установки триггера блокировки 26. Выход триггера блокировки 26 подключен к второму входу первого элемента ИЛИ 5. Второй вход пятого элемента И 23 подключен к входу установки триггера цикла передачи 1. Выход триггера разрешения передачи 25 соединен с входом таймера 13 и является выходом "Разрешение передачи" устройства. The inventive device for controlling data transmission in a multiple access channel, shown in Fig. 1, consists of a trigger for a transmission cycle 1, a random number generator 2, a synchronizer 3, a pulse counter 4, the first element OR 5, the first element And 6, the second element And 7, the second element OR 8, the delay unit 9, the trigger 10, the third element 11, the block comparing the code combinations 12, the timer 13, the counter 14, the block comparing the number of packets 15, the block allocation priority 16, the block comparing priority 17, the third element OR 18, block selection when the multicast message 19, the adder modulo two 20, the sixth element And 21, the delay element 22, the fifth element And 23, the fourth element And 24, the trigger enable transmission 25, the trigger lock 26. Moreover, the first input of the first element OR 5 is connected to the output of the trigger transmission cycle 1, the reset and installation inputs of which are interconnected and are the input of the "Channel State" of the device. The output of the first element OR 5 is connected to the inverse input of the first element And 6, the output of which is connected to the first input of the second element And 7. The second input of the second element And 7 is connected to the output of the second element OR 8. The direct input of the first element And 6 is connected to the inverse input of the reset transmission enable trigger 25. The control input of the delay unit 9 is connected to the output of the second AND element 7, and the priority input of the delay unit 9 is the “Priority” input of the device. The input of the random number generator 2 is connected to the output of the delay unit 9 and the reset input R of the RS-trigger 10. The output of the trigger 10 is connected to the second input of the third element And 11. The output of the synchronizer 3 is connected to the first input of the third element And 11. The input of the pulse counter 4 is connected to the output of the synchronizer 3, and the output with the first signal input of the code combination comparison unit 12. The second signal input of the code combination comparison unit 12 is connected to the output of the random number generator 2. The output of the code combination comparison unit 12 is connected to the input cient delay 22 and is the output of "Enabling transmission" devices. The output of the delay element 22 is connected to the first input of the fourth element And 24 and to the first input of the fifth element And 23, the output of which is connected to the inverse input of the fourth element And 24 and is the output "Conflict signal" of the device. The output of the fourth element And 24 is connected to the input S of the installation of the trigger enable transmission 25, the inverse reset input of which is the signal input of the device. The first and second inputs of the second element OR 8 are connected to the outputs of the timer 13 and the third element And 11. The counter input of the counter 14 is connected to the output of the timer 13, and its output is connected to the counter input of the unit for comparing the number of packets 15, the information input of which is the input "Number device packages. The output of the unit for comparing the number of packets 15 is connected to the input of the installation of the trigger 10 and the reset input of the counter 14 and is the output of "Transmission complete" device. The input of the priority allocation block 16 is connected to the information input of the attribute allocation block of the multi-packet message 19 and is the information input of the device. The control input of the attribute selection block of the multi-packet message 19 is connected to the control output of the priority allocation block 16. The first and second inputs of the adder modulo 2 20 are connected respectively to the outputs "Number of packets" and "Package number" of the flag selection block of the multi-packet message 19. The input of the sixth element And 21 is connected to the output of the adder modulo 2 20, and its inverse output is connected to the reset input of the lock trigger 26. The first comparison input of the priority comparison unit 17 is connected to the Priority input of the delay unit 9, and the second to the comparison course is connected to the output "Priority number" of the priority allocation unit 16. The first and second inputs of the third OR element 18 are connected respectively to the first and second output of the priority comparison unit 17, and its output is connected to the installation input of the lock trigger 26. The output of the lock trigger 26 is connected to the second input of the first element OR 5. The second input of the fifth element AND 23 is connected to the installation input of the trigger of the transfer cycle 1. The output of the trigger for transmit enable 25 is connected to the input of the timer 13 and is the output "Transfer enable" royals.

Входящие в общую структурную схему элементы имеют следующее назначение. The elements included in the general structural diagram have the following purpose.

Генератор случайных чисел 2 предназначен для случайного выбора момента начала передачи. Может быть реализован по схеме, показанной на фиг.2. Он состоит из р - D-триггеров 2.1₁...2.1_р и р-генераторов шума 2.2₁...2.2_p, где р - разрядность случайных кодовых комбинаций (например, р=8). Тактовые входы (С) всех D-триггеров соединены между собой и являются входом генератора случайных чисел. Информационные входы (D) D-триггеров соединены с выходами соответствующих р генераторов шума 2.2₁...2.2_p. Выходы D-триггеров 2.2₁... 2.2_p образуют шину выхода генератора.The random number generator 2 is intended for random selection of the moment of the start of transmission. Can be implemented according to the scheme shown in figure 2. It consists of p - D-flip-flops 2.1 ₁ ... 2.1 _p and p-noise generators 2.2 ₁ ... 2.2 _p , where p is the bit depth of random code combinations (for example, p = 8). The clock inputs (C) of all D-flip-flops are interconnected and are the input of a random number generator. The information inputs of the (D) D-flip-flops are connected to the outputs of the corresponding p noise generators 2.2 ₁ ... 2.2 _p . The outputs of the D-flip-flops 2.2 ₁ ... 2.2 _p form the output bus of the generator.

Блок выделения приоритета 16 предназначен для выделения из заголовка поступившего пакета номера его приоритета. Может быть реализован по схеме, показанной на фиг. 3. Он состоит из элемента И (16.1), формирователя импульсов (16.2), RS-триггера (16.3), электронного коммутатора (16.4), регистра сдвига (16.5),элемента задержки (16.6), элемента ИЛИ (16.7), формирователя коротких импульсов (16.8), N - элементов И (16.9₁...16.9_N), N - RS-триггеров (16.10₁. . . l6.10_N), где N - разрядность кодовых комбинаций первичного кода (например, N= 5). Прямой вход элемента И (16.1) является информационным входом блока и соединен с информационным входом электронного коммутатора (16.4). Выход элемента И (16.1) подключен к входу формирователя импульсов (16.2), а выход формирователя импульсов соединен с управляющим входом электронного коммутатора (16.4), входом установки RS-триггера (16.3) и является управляющим выходом блока. Выход RS-триггера (16.3) соединен с инверсным входом элемента И (16.1). Информационный выход электронного коммутатора (16.4) соединен с информационным входом регистра сдвига (16.5), тактовый вход которого соединен с тактовым выходом электронного коммутатора (16.4). Каждый из N выходов регистра сдвига (16.5) соединен с первым входом соответствующего элемента И (16.9₁...16.9_N) и соответствующими входами элемента ИЛИ (16.7). Выход элемента ИЛИ (16.7) соединен с входом формирователя коротких импульсов (16.8) и входом элемента задержки (16.6). Выход элемента задержки (16.6) соединен с входом сброса RS-триггера (16.3) и входом сброса регистра сдвига (16.5). Выход формирователя коротких импульсов (16.8) соединен со вторым входом каждого из N элементов И (16.9₁... 16.9_N). Выход каждого из N элементов И (16.9₁...16.9_N) соединен с входом установки и инверсным входом сброса соответствующего RS-триггера (16.10₁...16.10_N). Выходы N RS-триггеров (16.10₁...16.10_N) составляют шину выхода блока "Номер приоритета".The priority allocation block 16 is designed to highlight the priority number from the header of the received packet. Can be implemented according to the circuit shown in FIG. 3. It consists of an AND element (16.1), a pulse shaper (16.2), an RS-trigger (16.3), an electronic switch (16.4), a shift register (16.5), a delay element (16.6), an OR element (16.7), a short driver pulses (16.8), N - elements AND (16.9 ₁ ... 16.9 _N ), N - RS-flip-flops (16.10 ₁ ... l6.10 _N ), where N - bit depth of the code combinations of the primary code (for example, N = 5 ) The direct input of the element And (16.1) is the information input of the block and is connected to the information input of the electronic switch (16.4). The output of the And element (16.1) is connected to the input of the pulse shaper (16.2), and the output of the pulse shaper is connected to the control input of the electronic switch (16.4), the installation input of the RS-trigger (16.3) and is the control output of the block. The output of the RS-trigger (16.3) is connected to the inverse input of the AND element (16.1). The information output of the electronic switch (16.4) is connected to the information input of the shift register (16.5), the clock input of which is connected to the clock output of the electronic switch (16.4). Each of the N outputs of the shift register (16.5) is connected to the first input of the corresponding AND element (16.9 ₁ ... 16.9 _N ) and the corresponding inputs of the OR element (16.7). The output of the OR element (16.7) is connected to the input of the shaper of short pulses (16.8) and the input of the delay element (16.6). The output of the delay element (16.6) is connected to the reset input of the RS-trigger (16.3) and the reset input of the shift register (16.5). The output of the short pulse shaper (16.8) is connected to the second input of each of the N elements And (16.9 ₁ ... 16.9 _N ). The output of each of the N elements AND (16.9 ₁ ... 16.9 _N ) is connected to the input of the installation and the inverse reset input of the corresponding RS-trigger (16.10 ₁ ... 16.10 _N ). The outputs of the N RS-flip-flops (16.10 ₁ ... 16.10 _N ) comprise the output bus of the block "Priority Number".

Блок выделения признаков многопакетного сообщения 19 предназначен для выделения из заголовка поступившего пакета признака передачи многопакетного сообщения. Может быть реализован по схеме, показанной на фиг.4. Он состоит из электронного коммутатора (19.1), регистра сдвига (19.2), элемента ИЛИ (19.3), элемента задержки (19.4), формирователя коротких импульсов (19.5), N элементов И (19.6₁...19.6_N), N RS-триггеров (19.7₁...19.7_N), N элементов И (19.8₁...19.8_N) и N RS-триггеров (19.9₁...19.9_N).The block for selecting features of a multi-packet message 19 is intended to extract from the header of an incoming packet a sign of transmission of a multi-packet message. Can be implemented according to the scheme shown in figure 4. It consists of an electronic switch (19.1), a shift register (19.2), an OR element (19.3), a delay element (19.4), a short-pulse shaper (19.5), N AND elements (19.6 ₁ ... 19.6 _N ), N RS- flip-flops (19.7 ₁ ... 19.7 _N ), N elements And (19.8 ₁ ... 19.8 _N ) and N RS-flip-flops (19.9 ₁ ... 19.9 _N ).

Информационный вход электронного коммутатора (19.1) является информационным входом блока. Управляющий вход электронного коммутатора (19.1) соединен с выходом блока выделения приоритета 16. Информационный выход электронного коммутатора (19.1) соединен с информационным входом регистра сдвига (19.2), тактовый вход которого соединен с тактовым выходом электронного коммутатора (19.1). Каждый из N выходов регистра сдвига (19.2) соединен с первым входом соответствующего N элемента И (19.6₁...19.6_N, 19.8₁...19.8_N) и соответствующими N входами элемента ИЛИ (19.3). Выход элемента ИЛИ (19.3) соединен с входом элемента задержки (19.4) и входом формирователя коротких импульсов (19.5). Выход элемента задержки (19.4) соединен с входом сброса регистра сдвига (19.2). Выход формирователя коротких импульсов (19.5) соединен со вторым входом каждого из N элементов И (19.6₁...19.6_N, 19.8₁... 19.8_N). Выход каждого из N элементов И (19.6₁...19.6_N, 19.8₁...19.8_N) соединен с информационным входом и инверсным входом сброса соответствующего N-RS-триггера (19.7₁...l9.7_N, 19.9₁...19.9_N). Выходы N RS-триггеров (19.7₁.. . 19.7_N) составляют шину выхода блока "Число пакетов". Выходы N-RS-триггеров (19.9₁...19.9_N) составляют шину выхода блока "Номер пакета"
Таймер 13 предназначен для отсчета интервала поступления пакета и для выработки сигнала блокирования собственной передачи. Блок может быть реализован по схеме, показанной на фиг.5. Он состоит из элементов И 13.3, 13.5, RS-триттера 13,2, счетчика 13.4, формирователя импульсов 13.1. Вход формирователя импульсов 13.1 является информационным входом блока. Выход формирователя импульсов 13.1 соединен с входом установки S RS-триггера 13.2. Выход RS-триггера 13.2 соединен с первым входом элемента И 13.3 и является управляющим выходом блока, второй вход элемента И 13.3 является тактовым входом блока. Выход элемента И 13.3 соединен с тактовым входом С счетчика 13.4, выходы 1-8 которого соединены с соответствующими входами элемента И 13.5. Выход элемента И 13.5 соединен с входом сброса R счетчика 13.4 и входом сброса R RS-триггера 13.2.The information input of the electronic switch (19.1) is the information input of the unit. The control input of the electronic switch (19.1) is connected to the output of the priority allocation unit 16. The information output of the electronic switch (19.1) is connected to the information input of the shift register (19.2), the clock input of which is connected to the clock output of the electronic switch (19.1). Each of the N outputs of the shift register (19.2) is connected to the first input of the corresponding N element And (19.6 ₁ ... 19.6 _N , 19.8 ₁ ... 19.8 _N ) and the corresponding N inputs of the OR element (19.3). The output of the OR element (19.3) is connected to the input of the delay element (19.4) and the input of the short-pulse former (19.5). The output of the delay element (19.4) is connected to the reset input of the shift register (19.2). The output of the short pulse shaper (19.5) is connected to the second input of each of the N elements And (19.6 ₁ ... 19.6 _N , 19.8 ₁ ... 19.8 _N ). The output of each of the N elements AND (19.6 ₁ ... 19.6 _N , 19.8 ₁ ... 19.8 _N ) is connected to the information input and the inverse reset input of the corresponding N-RS trigger (19.7 ₁ ... l9.7 _N , 19.9 ₁ ... 19.9 _N ). The outputs of N RS-flip-flops (19.7 ₁ ... 19.7 _N ) make up the output bus of the "Number of packets" block. The outputs of the N-RS-flip-flops (19.9 ₁ ... 19.9 _N ) make up the output bus of the "Package Number" block
The timer 13 is designed to count the interval of receipt of the packet and to generate a signal blocking its own transmission. The block can be implemented according to the scheme shown in Fig.5. It consists of elements And 13.3, 13.5, RS-tritter 13.2, counter 13.4, pulse shaper 13.1. The input of the pulse shaper 13.1 is the information input of the block. The output of the pulse shaper 13.1 is connected to the input of the installation S of the RS-trigger 13.2. The output of the RS-trigger 13.2 is connected to the first input of the And 13.3 element and is the control output of the block, the second input of the And 13.3 element is the clock input of the block. The output of the And 13.3 element is connected to the clock input C of the counter 13.4, the outputs 1-8 of which are connected to the corresponding inputs of the And 13.5 element. The output of the element And 13.5 is connected to the reset input R of the counter 13.4 and the reset input R of the RS-trigger 13.2.

Электронный коммутатор 16.4 (19.1) предназначен для выделения требуемых позиций из заголовка принимаемого пакета. Может быть реализован по схеме, показанной на фиг. 6. Он состоит из RS-триггера 16.4₁(19.1₁), элемента И 16.4₂ (19.1₂), счетчика 16.4₃ (19.1₃), элемента И 16.4₄ (19.1₄), RS-триггера 16.4₅ (19.1₅), элемента И 16.4₆ (19.1₆), RS-триггера 16.4₇ (19.1₇), элемента И 16.4₈ (19.1₈), счетчика 16.4₉ (19.1₉), элемента И 16.4₁₀ (19.1₁₀), RS-триггера 16.4₁₁ (19.1₁₁), элемента И 16.4₁₂ (19.1₁₂).The electronic switch 16.4 (19.1) is designed to highlight the required positions from the header of the received packet. Can be implemented according to the circuit shown in FIG. 6. It consists of an RS-trigger 16.4 ₁ (19.1 ₁ ), an And 16.4 ₂ (19.1 ₂ ) element, a 16.4 ₃ counter (19.1 ₃ ), An And 16.4 ₄ (19.1 ₄ ) element, an RS-trigger 16.4 ₅ (19.1 ₅ ) , element And 16.4 ₆ (19.1 ₆ ), RS-trigger 16.4 ₇ (19.1 ₇ ), element And 16.4 ₈ (19.1 ₈ ), counter 16.4 ₉ (19.1 ₉ ), element And 16.4 ₁₀ (19.1 ₁₀ ), RS-trigger 16.4 ₁₁ (19.1 ₁₁ ), element And 16.4 ₁₂ (19.1 ₁₂ ).

Управляющий вход электронного коммутатора 16.4 (19.1) подключен к входам установки RS-триггера 16.4₁ (19.1₁) и RS-триггера 16.4₇ (19.1₇). Выход RS-триггера 16.4₁ (19.1₁) соединен с первым входом элемента И 16.4₂ (19.1₂), а выход RS-триггера 16.4₇ (19.1₇) с первым входом элемента И 16.4₈ (19.1₈). Информационный вход электронного коммутатора 16.4 (19.1) подключен ко второму входу элемента И 16.4₆ (19.1₆). Тактовый вход электронного коммутатора 16.4 (19.1) подключен ко вторым входам элемента И 16.4₂ (19.1₂), элемента И 16.4₈ (19.1₈) и элемента И 16.4₁₂ (19.1₁₂). Выход элемента И 16.4₂ (19.1₂) соединен со счетным входом счетчика 16.4₃ (19.1₃), а выход элемента И 16.4₈ (19.1₈) со счетным входом счетчика 16.4₉ (19.1₉). N выходов счетчика 16.4₃ (19.1₃) соединены с соответствующими N входами элемента И 16.4₄ (19.1₄), а N выходов счетчика 16.4₉ (19.1₉) с соответствующими N входами элемента И 16.4₁₀(19.1₁₀), где N-разрядность кодовых комбинаций первичного кода. Выход элемента И 16.4₄ (19.1₄) соединен со входами установки RS-триггера 16.4₅ (19.1₅) и RS-триггера 16.4₁₁ (19.1₁₁), а также с входом сброса RS-триггера 16.4₁ (19.1₁) и входом сброса счетчика 16.4₃ (19.1₃). Выход элемента И 16,4₁₀ (19.1₁₀) соединен с входами сброса RS-триттера 16.4₅ (19.1₅), RS-триггера 16.4₁₁ (19.1₁₁), RS-триггера 16.4₇ (19.1₇), а также с входом сброса счетчика 16.4₉ (19.1₉). Выход RS-триггера 16.4₅ (19.1₅) соединен с первым входом элемента И 16.4₆(19.1₆). Выход RS-триттера 16.4₁₁ (19.1₁₁) соединен с первым входом элемента И 16.4₁₂ (19.1₁₂). Выход элемента И 16.4₆ (19.1₆) является информационным выходом электронного коммутатора 16.4 (19.1), а выход элемента И 16.4₁₂ (19.1₁₂) является тактовым выходом электронного коммутатора 16.4 (19.1).The control input of the electronic switch 16.4 (19.1) is connected to the installation inputs of the RS-trigger 16.4 ₁ (19.1 ₁ ) and the RS-trigger 16.4 ₇ (19.1 ₇ ). The output of the RS-trigger 16.4 ₁ (19.1 ₁ ) is connected to the first input of the And 16.4 ₂ (19.1 ₂ ) element, and the output of the RS-trigger 16.4 ₇ (19.1 ₇ ) with the first input of the And 16.4 ₈ (19.1 ₈ ) element. The information input of the electronic switch 16.4 (19.1) is connected to the second input of the element And 16.4 ₆ (19.1 ₆ ). The clock input of the electronic switch 16.4 (19.1) is connected to the second inputs of the element And 16.4 ₂ (19.1 ₂ ), the element And 16.4 ₈ (19.1 ₈ ) and the element And 16.4 ₁₂ (19.1 ₁₂ ). The output of the element And 16.4 ₂ (19.1 ₂ ) is connected to the counting input of the counter 16.4 ₃ (19.1 ₃ ), and the output of the element And 16.4 ₈ (19.1 ₈ ) with the counting input of the counter 16.4 ₉ (19.1 ₉ ). N outputs of the counter 16.4 ₃ (19.1 ₃ ) are connected to the corresponding N inputs of the element And 16.4 ₄ (19.1 ₄ ), and N outputs of the counter 16.4 ₉ (19.1 ₉ ) with the corresponding N inputs of the element And 16.4 ₁₀ (19.1 ₁₀ ), where N-bit code combinations of the primary code. The output of AND 16.4 ₄ (19.1 ₄ ) is connected to the inputs of the RS-trigger 16.4 ₅ (19.1 ₅ ) and RS-trigger 16.4 ₁₁ (19.1 ₁₁ ), as well as to the reset input of the RS-trigger 16.4 ₁ (19.1 ₁ ) and the reset input counter 16.4 ₃ (19.1 ₃ ). The output of the And 16.4 ₁₀ (19.1 ₁₀ ) element is connected to the reset inputs of the RS-tritter 16.4 ₅ (19.1 ₅ ), the RS-trigger 16.4 ₁₁ (19.1 ₁₁ ), the RS-trigger 16.4 ₇ (19.1 ₇ ), as well as with the reset input counter 16.4 ₉ (19.1 ₉ ). The output of the RS-trigger 16.4 ₅ (19.1 ₅ ) is connected to the first input of the element And 16.4 ₆ (19.1 ₆ ). The output of the RS-tritter 16.4 ₁₁ (19.1 ₁₁ ) is connected to the first input of the element And 16.4 ₁₂ (19.1 ₁₂ ). The output of the element And 16.4 ₆ (19.1 ₆ ) is the information output of the electronic switch 16.4 (19.1), and the output of the element And 16.4 ₁₂ (19.1 ₁₂ ) is the clock output of the electronic switch 16.4 (19.1).

Блок задержки 9 предназначен для задержки управляющего сигнала на время, соответствующее коду приоритета. Блок может быть реализован по схеме, показанной на фиг. 7. Он состоит из К элементов И 9.1₁...9.1_K, K-1 элементов задержки 9.2₁. . . 9.2_K-1 (где К - количество приоритетов; например, К=4), элемента ИЛИ 9.3, демультиплексора 9.4. Вход демультиплексора 9.4 является входом "Приоритет" устройства, К выходов демультиплексора 9.4 соединены соответственно с первыми входами элементов И 9.1₁...9.1_K. Вторые входы элементов И 9.1₁...9.1_K являются управляющими входами блока. Выход первого элемента И 9.1₁ соединен с первым входом элемента ИЛИ 9.3. Выходы элементов И 9.1₂. . . 9.1_K соединены соответственно с входами элементов задержки 9.2₁... 9.2_K-1 выходы которых соединены соответственно с K-1 входами элемента ИЛИ 9.3. Выход элемента ИЛИ 9.3 является выходом блока.The delay unit 9 is designed to delay the control signal for a time corresponding to the priority code. The block may be implemented according to the circuit shown in FIG. 7. It consists of K elements And 9.1 ₁ ... 9.1 _K , K-1 delay elements 9.2 ₁ . . . 9.2 _K-1 (where K is the number of priorities; for example, K = 4), OR element 9.3, demultiplexer 9.4. The input of the demultiplexer 9.4 is the input "Priority" of the device, To the outputs of the demultiplexer 9.4 are connected respectively to the first inputs of the elements AND 9.1 ₁ ... 9.1 _K. The second inputs of the elements And 9.1 ₁ ... 9.1 _K are the control inputs of the block. The output of the first element And 9.1 _{1 is} connected to the first input of the element OR 9.3. The outputs of the elements And 9.1 ₂ . . . 9.1 _{K are} connected respectively to the inputs of the delay elements 9.2 ₁ ... 9.2 _K-1 whose outputs are connected respectively to the K-1 inputs of the element OR 9.3. The output of the OR 9.3 element is the output of the block.

Генераторы шума 2.2₁...2.2_p предназначены для формирования случайно изменяющихся во времени выходных напряжений. Схемы генераторов шума известны и описаны в книге - Элементы радиоэлектронных устройств. /Б.И.Коротков, -М.: Радио и связь, 1988, рис.7.24, с.107.Noise generators 2.2 ₁ ... 2.2 _p are intended for the formation of output voltages randomly changing in time. The schemes of noise generators are known and described in the book - Elements of electronic devices. / B.I. Korotkov, -M.: Radio and Communications, 1988, Fig. 7.24, p. 107.

Синхронизатор 3 предназначен для формирования синхроимпульсов. Представляет собой генератор тактовых импульсов и описан - Микросхемы и их применение: Справочное пособие /1984, с.213, рис. 7.6. Может быть реализован на интегральных микросхемах (ИМС) серий 511, 176. Synchronizer 3 is intended for the formation of clock pulses. It is a clock generator and is described - Microcircuits and their application: Reference manual / 1984, p.213, Fig. 7.6. It can be implemented on integrated circuits (ICs) of the 511, 176 series.

Блоки сравнения 12, 15 предназначены для сравнения кодовых комбинаций. Могут быть реализованы по схеме, описанной - Импульсные цифровые устройства. /И. О. Лебедев, А.М.Сидоров. - Л.: ВАС, 1980, с.51, рис. 2.33, 2.34, на ИМС серий 133, 564. Comparison blocks 12, 15 are intended for comparing code combinations. They can be implemented according to the scheme described - Pulse digital devices. /AND. O. Lebedev, A.M. Sidorov. - L .: YOU, 1980, p. 51, fig. 2.33, 2.34, on the IC series 133, 564.

Счетчики 14, 13.4, 16.4₃, 16.4₉, 19,1₃, 19.1₉ предназначены для отсчета количества символов. Могут быть реализованы по схеме, описанной - Основы импульсной и цифровой техники. /Под общей ред. А.М. Сидорова,- СПВВИУС, 1995, рис. 5.38, с. 169-172.Counters 14, 13.4, 16.4 ₃ , 16.4 ₉ , 19.1 ₃ , 19.1 ₉ are designed to count the number of characters. They can be implemented according to the scheme described - Fundamentals of pulse and digital technology. / Under the general ed. A.M. Sidorova, - SPVVIUS, 1995, fig. 5.38, p. 169-172.

Регистры сдвига 16.5, 19.2 предназначены для преобразования информации путем ее сдвига под воздействием сдвигающих (тактовых) импульсов. Могут быть реализованы по схеме, описанной - Основы импульсной и цифровой техники. /Под общей ред. А.М. Сидорова, - СПВВИУС, 1995, рис.5.28, с. 158-159. The shift registers 16.5, 19.2 are designed to convert information by shifting it under the influence of shifting (clock) pulses. They can be implemented according to the scheme described - Fundamentals of pulse and digital technology. / Under the general ed. A.M. Sidorova, - SPVVIUS, 1995, Fig. 5.28, p. 158-159.

Формирователи импульсов 13.1, 16.2, 16.8, 19.5, входящие в таймер, блок выделения приоритета и блок выделения признака многопакетного сообщения, предназначены для формирования из логического уровня короткого импульса, идентичны, известны и описаны - Основы цифровой техники. /Л.А. Мальцева, - М.: Радио и связь, 1986, - рис. 21, с.30. The pulse shapers 13.1, 16.2, 16.8, 19.5 included in the timer, the priority allocation unit and the multi-packet message feature extraction unit are designed to generate a short pulse from the logical level, they are identical, known and described - Fundamentals of Digital Technology. / L.A. Maltseva, - M.: Radio and Communications, 1986, - Fig. 21, p.30.

D-триггеры 2.1₁. . .2.1_p описаны - Основы импульсной и цифровой техники /Под общей ред А.М.Сидорова, - СПВВИУС, 1995, с. 90-91.D-flip-flops 2.1 ₁ . . .2.1 _p described - Fundamentals of pulsed and digital technology / Under the general editorship of A.M. Sidorov, - SPVVIUS, 1995, p. 90-91.

Логические элементы И, входящие в блоки заявленного устройства, известны и описаны - Основы цифровой техники /Л.А. Мальцева, Э.М.Фромберг. - М.: Радио и связь, -с. 30-31. Могут быть реализованы на ИМС серий 133 и 564. The logical elements And included in the blocks of the claimed device are known and described - the Basics of digital technology / L.A. Maltseva, E.M. Fromberg. - M .: Radio and communications, p. 30-31. They can be implemented on the IC series 133 and 564.

Логические элементы ИЛИ, входящие в блоки заявленного устройства, известны и описаны - Основы импульсной и цифровой техники /Под общей ред. А.М. Сидорова, - СПВВИУС, 1995, рис.2.4, с.39-41. The logical elements OR included in the blocks of the claimed device are known and described - Fundamentals of pulse and digital technology / Ed. A.M. Sidorova, - SPVVIUS, 1995, Fig. 2.4, p. 39-41.

RS-триггеры, входящие в блоки заявленного устройства, известны и описаны - Микросхемы и их применение: Справочное пособие. / В.А. Катушев, В.П. Вениаминов, В. Г. Ковалев и др. - М.: Радио и связь, 1984, - с.122, рис.4.16. Могут быть реализованы на ИМС серий 133, 564. RS-flip-flops included in the blocks of the claimed device are known and described - Microcircuits and their application: Reference manual. / V.A. Katushev, V.P. Veniaminov, V. G. Kovalev et al. - M.: Radio and Communications, 1984, - p. 122, Fig. 4.16. They can be implemented on the IC series 133, 564.

Схема сравнения, входящая в блок сравнения приоритета 17, предназначена для сравнения приоритета пакета данного корреспондента с приоритетом пакета, передаваемого в канале. Может быть реализована по схеме, описанной - Популярные цифровые микросхемы: справочник. /В.Л.Шило, - Челябинск: Металлургия 1989, - с.261. The comparison scheme included in the priority comparison unit 17 is intended to compare the priority of the packet of a given correspondent with the priority of the packet transmitted in the channel. It can be implemented according to the scheme described - Popular digital circuits: a reference. / V.L. Shilo, - Chelyabinsk: Metallurgy 1989, - p. 261.

Элементы задержки 9.2, 16.6, 19.4, 22, входящие в блоки задержки, блок выделения приоритета и блок выделения признака многопакетного сообщения, предназначены для задержки сигнала. Могут быть реализованы на базе регистра сдвига, известны и описаны - Цифровые интегральные микросхемы: Справочник, /П.П.Мальцев и др., - М.: Радио и связь 1994, с.52. The delay elements 9.2, 16.6, 19.4, 22 included in the delay blocks, the priority allocation unit and the multi-packet message feature extraction unit are intended to delay the signal. They can be implemented on the basis of the shift register, known and described - Digital Integrated Circuits: Reference Book, / P.P. Maltsev et al., - M.: Radio and Communications 1994, p. 52.

Демультиплексор предназначен для формирования сигнала логической единицы на одном из выходов в соответствии с кодом приоритета. Может быть реализован по схеме, описанной- Цифровые интегральные микросхемы: Справочник. / П.П.Мальцев, Н.С. Долидзе, М.И. Критенко и др. - М: Радио и связь, 1994, с.32, на ИМС серий 555. The demultiplexer is designed to generate a logical unit signal at one of the outputs in accordance with the priority code. It can be implemented according to the scheme described- Digital Integrated Circuits: Reference. / P.P. Maltsev, N.S. Dolidze, M.I. Kritenko et al. - M: Radio and Communications, 1994, p. 32, on the IMS 555 series.

Функциональная схема устройства, реализующего выполнение описанных функций управления передачей данных в канале множественного доступа, приведена на фиг.1. The functional diagram of a device that implements the described functions of data transfer control in a multiple access channel is shown in FIG.

Заявленное устройство работает следующим образом. The claimed device operates as follows.

При включении питания устройства (схема питания не приводится) триггер 10 устанавливается в режим хранения логической единицы, а триггер 26 - в режим хранения логического нуля, синхронизатор 3 выдает импульсы с интервалом времени, равным длительности интервала передачи пакета, при этом импульсы поступают на первый вход третьего элемента И 11 и на тактовый вход счетчика 4, вызывая последовательную смену кодовых комбинаций на выходе последнего (при этом число кодовых комбинаций равно числу "окон" в цикле передачи). When the device is turned on (power supply is not shown), trigger 10 is set to logical unit storage mode, and trigger 26 is set to logical zero storage mode, synchronizer 3 generates pulses with a time interval equal to the duration of the packet transmission interval, while the pulses are fed to the first input the third element And 11 and the clock input of the counter 4, causing a sequential change of code combinations at the output of the latter (the number of code combinations is equal to the number of "windows" in the transmission cycle).

При появлении сигнала, информирующего о наличии в канале несущей, что свидетельствует о начале передачи другим (в общем случае другими) корреспондентом, триггер цикла передачи 1 переходит в состояние хранения логической единицы; сигнал с уровнем логической единицы с его выхода через первый элемент ИЛИ 5 закрывает по первому (инверсному) входу первый элемент И 6. When a signal appears informing about the presence of a carrier in the channel, which indicates the beginning of transmission to another (generally different) correspondent, the trigger of transmission cycle 1 goes into the storage state of a logical unit; a signal with a level of a logical unit from its output through the first OR 5 element closes the first And 6 element at the first (inverse) input.

Все передаваемые в канале множественного доступа пакеты поступают на информационный вход устройства. При выделении блоком 19 из заголовка поступившего пакета признака передачи многопакетного сообщения на входы сумматора по модулю 2 20 поступают кодовые комбинации, соответствующие числу пакетов в многопакетном сообщении (вход 1) и номеру пакета в многопакетном сообщении (вход 2). При этом на выходе сумматора по модулю 2 20 появляется кодовая комбинация, соответствующая числу еще не переданных пакетов, которая поступает на входы многовходового элемента И-НЕ 21. All packets transmitted on the multiple access channel are sent to the information input of the device. When block 19 selects from the header of an incoming packet a sign of transmitting a multi-packet message to the inputs of the adder modulo 2 20, code combinations corresponding to the number of packets in a multi-packet message (input 1) and the packet number in a multi-packet message (input 2) are received. At the same time, at the output of the adder modulo 2 20, a code combination appears corresponding to the number of packets not yet transmitted, which arrives at the inputs of the multi-input AND-NOT 21 element.

Одновременно блок выделения приоритета 16 выделяет из заголовка поступившего пакета номер его приоритета. Если приоритет передаваемого в канале пакета выше приоритета пакета данного корреспондента (А >В) или равен ему (А= В), то устройство данного корреспондента блокирует свою передачу до момента окончания передачи последнего из пакетов многопакетного сообщения, передаваемого в канале, при этом триггер блокировки 26 переходит в единичное состояние и закрывает первый элемент И 6 по инверсному входу. По окончании передачи в канале множественного доступа многопакетного сообщения большего приоритета на выходе сумматора по модулю два 20 появляется нулевая кодовая комбинация, соответственно на выходе многовходового элемента И-НЕ 21 появляется сигнал с уровнем логической единицы, который переводит в нулевое состояние триггер блокировки 26. At the same time, priority allocation block 16 extracts its priority number from the header of the received packet. If the priority of the packet transmitted in the channel is higher than the priority of the packet of this correspondent (A> B) or equal to it (A = B), then the device of this correspondent blocks its transmission until the end of the transmission of the last packet of the multi-packet message transmitted in the channel, while the blocking trigger 26 goes into a single state and closes the first element And 6 at the inverse input. At the end of the transmission in the multiple access channel of a multi-packet message of higher priority, a zero code combination appears at the output of the adder modulo two 20, respectively, at the output of the multi-input AND-21 element, a signal with the level of a logical unit appears, which puts the blocking trigger 26 into zero state.

При возникновении необходимости в передаче сообщения (в том числе многопакетного) на управляющий вход устройства поступает сигнал запроса передачи (в виде уровня логической единицы), а на приоритетный вход блока задержки 9 поступает кодовая комбинация, соответствующая приоритету передаваемого сообщения. Кроме того, на информационный вход блока сравнения 15 поступает кодовая комбинация, соответствующая числу пакетов в передаваемом сообщении. Сигнал запроса передачи через открытый первый элемент И 6 (если канал множественного доступа свободен, то есть триггер 1 находится в режиме хранения логического нуля) открывает по первому управляющему входу второй элемент И 7. При этом очередной сигнал с выхода синхронизатора 3 (в виде единичного импульса) через открытые третий элемент И 11 и второй элемент И 7, а также через второй элемент ИЛИ 8 поступает на сигнальный вход блока задержки 9. После соответствующей приоритету сообщения задержки единичный импульс поступает на вход R триггера 10, переводя его в нулевое состояние, а также на управляющий вход генератора случайных чисел 2, который выдает в параллельном коде на второй сигнальный вход блока сравнения 12 кодовую комбинацию, соответствующую номеру "окна" в цикле передачи, выбранного для передачи первого из пакетов многопакетного сообщения. При этом триггер 10 закрывает третий элемент И 11. When it becomes necessary to transmit a message (including multi-packet), a transmission request signal (in the form of a logical unit level) is received at the control input of the device, and a code combination corresponding to the priority of the transmitted message is received at the priority input of the delay unit 9. In addition, a code combination corresponding to the number of packets in the transmitted message is received at the information input of the comparison unit 15. The signal of the transmission request through the open first element And 6 (if the multiple access channel is free, that is, trigger 1 is in logical zero storage mode) opens the second element And 7 along the first control input. In this case, the next signal from the output of synchronizer 3 (in the form of a single pulse ) through the open third element And 11 and the second element And 7, as well as through the second element OR 8 is fed to the signal input of the delay unit 9. After the delay message corresponding to the priority, a single pulse is fed to the input R of trigger 10, ne turning it to the zero state, as well as to the control input of the random number generator 2, which generates a code combination corresponding to the number of the "window" in the transmission cycle selected for transmission of the first packet of a multi-packet message in parallel code to the second signal input of the comparison unit 12. In this case, the trigger 10 closes the third element And 11.

В момент совпадения кодовых комбинаций на первом и втором сигнальных входах блока сравнения 12 последний выдает сигнал в виде единичного импульса на вход элемента задержки 22 и на выход включения передатчика устройства. При этом передатчик включается на интервал времени, определяемый длительностью импульса, формируемого синхронизатором 3. Появляющийся в канале сигнал несущей приводит к тому, что во всех устройствах, включенных в канал множественного доступа, триггеры 1 переходят в режим хранения логической единицы. At the moment of coincidence of the code combinations at the first and second signal inputs of the comparison unit 12, the latter gives a signal in the form of a single pulse to the input of the delay element 22 and to the output of the transmitter of the device. In this case, the transmitter is switched on for a time interval determined by the duration of the pulse generated by the synchronizer 3. The carrier signal appearing in the channel leads to the fact that in all devices included in the multiple access channel, triggers 1 go into the logical unit storage mode.

С выхода элемента задержки 22 сигнал поступает на первые входы четвертого и пятого элементов И 24 и 23. Время задержки элемента задержки 22 равно длительности импульса, сформированного синхронизатором 3, и должно быть не меньше максимального времени распространения сигнала между корреспондентами. Если на передачу вышло одновременно два или более устройств, то на втором входе пятого элемента И 23 появляется сигнал о наличии в канале несущей, а на выходе пятого элемента И 23 и на выходе сигнала конфликта устройства появляется сигнал, оповещающий о столкновении при попытке передачи. По данному сигналу абоненты снимают с входов своих устройств соответствующие сигналы и откладывают попытку передачи пакета до следующего цикла передачи. From the output of the delay element 22, the signal is supplied to the first inputs of the fourth and fifth elements And 24 and 23. The delay time of the delay element 22 is equal to the duration of the pulse generated by the synchronizer 3, and should not be less than the maximum signal propagation time between the correspondents. If two or more devices are simultaneously transmitted, then at the second input of the fifth AND 23 element, a signal appears indicating the presence of a carrier in the channel, and at the output of the fifth And 23 element and at the output of the device conflict signal, a signal indicating a collision during an attempt to transmit appears. By this signal, subscribers remove the corresponding signals from the inputs of their devices and postpone the attempt to transmit the packet until the next transmission cycle.

При отсутствии сигнала несущей в момент появления импульса на выходе элемента задержки 22 на выходе пятого элемента И 23 сигнал также отсутствует, а на выходе четвертого элемента И 24 появляется импульс, устанавливающий триггер разрешения передачи 25 в режим хранения логической единицы. При этом на выходе разрешения передачи устройства появляется сигнал, разрешающий включение передатчика и передачу данных в канал множественного доступа; кроме того, этот сигнал поступает на вход таймера 13. Последний после отсчета интервала времени, равного длительности интервала передачи одного пакета, выдает сигнал с уровнем логической единицы на выход устройства, сигнализируя об окончании передачи пакета (при этом сигнал запроса передачи со входа устройства кратковременно снимается), на сигнальный вход счетчика 14 и (через второй элемент ИЛИ 8) на управляющий вход блока задержки 9, тем самым реализуется алгоритм передачи второго по номеру пакета. In the absence of a carrier signal at the time of the appearance of the pulse at the output of the delay element 22, the output of the fifth AND element 23 is also absent, and a pulse appears at the output of the fourth And 24 element, which sets the transmission enable trigger 25 to the logical unit storage mode. At the same time, a signal appears at the output of the device’s transfer permission, enabling the transmitter to be turned on and transmitting data to the multiple access channel; in addition, this signal is fed to the input of timer 13. The latter, after counting the time interval equal to the duration of the transmission interval of one packet, provides a signal with a logic level to the output of the device, signaling the end of the transmission of the packet (in this case, the transmission request signal from the device’s input is briefly removed ), to the signal input of the counter 14 and (through the second element OR 8) to the control input of the delay unit 9, thereby realizing the algorithm for transmitting the second packet number.

Процесс передачи пакетов продолжается до тех пор, пока комбинации на информационном и счетном входах блока сравнения 15 не окажутся равными, то есть пока в канал множественного доступа не будет передан последний пакет. В данном случае на выходе блока сравнения 15 появится сигнал с уровнем логической единицы, сигнализирующий об окончании передачи многопакетного сообщения. Этот же сигнал переводит счетчик 14 в исходное состояние, а триггер 10 в режим хранения логической единицы. Одновременно с входов устройства снимаются все сигналы, устройство переходит в исходное состояние и готово к передаче очередного сообщения. The packet transfer process continues until the combinations at the information and counting inputs of the comparison unit 15 are equal, that is, until the last packet is transmitted to the multiple access channel. In this case, a signal with a logic level of 1 will appear at the output of the comparison unit 15, signaling the end of the transmission of a multi-packet message. The same signal transfers the counter 14 to its initial state, and trigger 10 into the storage mode of the logical unit. At the same time, all signals are removed from the device’s inputs, the device returns to its initial state and is ready to send another message.

Генератор случайных чисел 2, функциональная схема которого приведена на фиг. 2, работает следующим образом. На D входах каждого из D-триггеров 2.1 имеют место случайно изменяющиеся во времени выходные напряжения независимых генераторов шума 2.2. Если в момент появления импульса на С входе i-гo триггера 2.1 выходное напряжение i-го генератора шума 2.2 ниже порога срабатывания триггера, то на выходе триггера будет иметь место уровень логического нуля (в противном случае - уровень логической единицы). Случайная кодовая комбинация с выходов триггеров 2.1 поступает на вход блока сравнения кодовых комбинаций 12. The random number generator 2, the functional diagram of which is shown in FIG. 2, works as follows. At the D inputs of each of the D-flip-flops 2.1, output voltages of independent noise generators 2.2 randomly varying in time take place. If at the moment of the appearance of a pulse at the C input of the i-th trigger 2.1, the output voltage of the i-th noise generator 2.2 is lower than the trigger threshold, then the output of the trigger will have a logic zero level (otherwise, it will be a logical unit level). A random code combination from the outputs of the triggers 2.1 is input to the block comparison code combinations 12.

Блок выделения приоритета 16, функциональная схема которого приведена на фиг. 3, работает следующим образом. При прохождении по каналу множественного доступа информации содержимое пакета с информационного входа устройства через открытый первый элемент И 16.1 поступает на формирователь импульсов 16.2 и одновременно на информационный вход электронного коммутатора 16.4. С выхода формирователя импульсов 16.2 импульс поступает на управляющий вход электронного коммутатора 16.4, одновременно переводит триггер 16.3 в единичное состояние (при этом элемент И 16.1 закрывается по инверсному входу), а также поступает в блок выделения признака многопакетного сообщения 19. В результате работы электронного коммутатора 16.4 в регистр сдвига 16.5 записывается кодовая комбинация, соответствующая приоритету передаваемого в канале множественного доступа сообщения, при этом сигнал с уровнем логической единицы с выхода элемента ИЛИ 16.7 поступает на вход элемента задержки 16.6 и формирователя коротких импульсов 16.8, который обеспечивает запись выделенной кодовой комбинации приоритета (через кратковременно открывающиеся элементы И 16.9₁. ..16.9_N) в триггеры 16.10₁...16.10_N (N-разрядность кодовых комбинаций первичного кода). Через интервал времени, необходимый для записи кодовой комбинации и определяемый элементом задержки 16.6, сигнал с уровнем логической единицы с выхода последнего переводит триггер 16.3 и регистр 16.5 в исходное (нулевое) состояние.Priority allocation block 16, the functional diagram of which is shown in FIG. 3, works as follows. When passing through the multiple access channel of information, the contents of the packet from the information input of the device through the open first element And 16.1 goes to the pulse shaper 16.2 and simultaneously to the information input of the electronic switch 16.4. From the output of the pulse shaper 16.2, the pulse arrives at the control input of the electronic switch 16.4, at the same time transfers the trigger 16.3 to a single state (in this case, the And 16.1 element is closed by the inverse input), and also enters the block for selecting the sign of multi-packet message 19. As a result of the electronic switch 16.4 in the shift register 16.5, a code combination is written corresponding to the priority of the message transmitted in the multiple access channel, while the signal with the level of a logical unit from the output of the IL element 16.7 input to delay element 16.6 and 16.8 short pulse shaper, which provides a record of the selected codeword priority (after briefly opening elements ₁ and 16.9. ..16.9 _N) in ₁ triggers 16.10 ... 16.10 _{N (N-bit} codewords primary code). After the time interval necessary for recording the code combination and determined by the delay element 16.6, a signal with a logic level of the output from the latter transfers the trigger 16.3 and the register 16.5 to the initial (zero) state.

Блок выделения признака многопакетного сообщения 19, функциональная схема которого приведена на фиг.4, работает следующим образом. При прохождении по каналу множественного доступа информации содержимое пакета с информационного входа устройства поступает на информационный вход электронного коммутатора 19.1, а на управляющий вход электронного коммутатора 19.1 сигнал с уровнем логической единицы поступает с выхода блока выделения приоритета 16. В результате работы электронного коммутатора 19.1 в регистр сдвига 19.2 последовательно записываются кодовые комбинации, соответствующие числу пакетов в многопакетном сообщении и номеру очередного пакета, при этом сигнал с уровнем логической единицы с выхода многовходового элемента ИЛИ 19.3 поступает на вход элемента задержки 19.4 и формирователя коротких импульсов 19.5, который обеспечивает запись выделенных кодовых комбинаций (через кратковременно открывающиеся элементы И 19.6₁...19.6_N и 19.8₁...19.8_N) в триггеры 19.7₁... 19.7_N и 19.9₁. ..19.9_N (N-разрядность кодовых комбинаций первичного кода). Через интервал времени, необходимый для записи кодовых комбинаций и определяемый элементом задержки 19.4, сигнал с уровнем логической единицы с выхода последнего переводит регистр 19.2 в исходное (нулевое) состояние.The feature extraction unit of the multi-packet message 19, the functional diagram of which is shown in FIG. 4, operates as follows. When passing through the multiple access channel of information, the packet content from the information input of the device goes to the information input of the electronic switch 19.1, and to the control input of the electronic switch 19.1 a signal with the level of a logical unit comes from the output of the priority allocation unit 16. As a result of the electronic switch 19.1, the shift register 19.2, code combinations corresponding to the number of packets in a multi-packet message and the number of the next packet are sequentially recorded, while the signal is at the level logic one output from the multi-input OR gate 19.3 is input to delay element 19.4 and 19.5 short pulse shaper, which provides a record of the allocated codewords (by briefly opening elements ₁ and 19.6 ... 19.6 _N and 19.8 ₁ ... 19.8 _N) triggers in 19.7 ₁ ... 19.7 _N and 19.9 ₁ . ..19.9 _N (N-bit length of the code combinations of the primary code). After the time interval necessary for recording code combinations and determined by the delay element 19.4, a signal with a logic level of the output of the latter transfers register 19.2 to its original (zero) state.

Таймер 13, функциональная схема которого приведена на фиг.5, работает следующим образом. На вход формирователя импульсов 13.1 поступает сигнал с уровнем логической единицы с выхода триггера разрешения передачи 25. С выхода формирователя импульсов 13.1 короткий импульс поступает на вход установки S триггера 13.2 и переводит его в единичное состояние. С выхода триггера 13.2 сигнал с уровнем логической единицы поступает на вход счетчика 14 и на первый вход элемента И 13.3, на второй вход которого поступает тактовая последовательность импульсов. С выхода элемента И 13.3 единичные сигналы поступают на счетный вход счетчика 13.4 до его полного заполнения и появления на всех его выходах логических единиц. Эта единичная комбинация поступает на соответствующие входы элемента И 13.5. С выхода элемента И 13.5 сигнал логической единицы поступает на вход сброса R счетчика 13.4 и на вход сброса R триггера 13.2, устанавливая их в нулевое состояние до следующего появления уровня логической единицы от триггера разрешения передачи 25. The timer 13, a functional diagram of which is shown in figure 5, operates as follows. At the input of the pulse shaper 13.1, a signal with a logical unit level is received from the output of the trigger to enable transmission 25. From the output of the pulse shaper 13.1, a short pulse is sent to the input of the installation S of trigger 13.2 and puts it into a single state. From the output of trigger 13.2, a signal with a logic level is fed to the input of the counter 14 and to the first input of AND 13.3, the second input of which receives a clock pulse sequence. From the output of the And 13.3 element, single signals arrive at the counting input of the counter 13.4 until it is completely filled and logical units appear on all its outputs. This single combination is supplied to the corresponding inputs of the element And 13.5. From the output of the element And 13.5, the signal of the logical unit goes to the reset input R of the counter 13.4 and to the reset input R of the trigger 13.2, setting them to zero until the next level of the logical unit from the trigger enable transmission 25.

Электронный коммутатор 16.4 (19.1), функциональная схема которого приведена на фиг. 6, работает следующим образом. Управляющий сигнал переводит триггеры 1 и 7 в режим хранения логической единицы, в результате последовательность тактовых импульсов через открытые элементы И 2, 8 поступает на счетные входы счетчиков 3, 9. Счетчик 3 отсчитывает количество символов, предшествующих выделяемому символу, после чего сигналом с уровнем логической единицы переводит триггер 1 в нулевое состояние (поступление тактовых импульсов на вход счетчика 3 прекращается), а триггеры 5 и 11 переводятся в единичное состояние. Сам счетчик 3 также переходит в нулевое состояние. На информационный выход электронного коммутатора поступает символ, выделяемый из заголовка принимаемого из канала пакета, а на тактовый выход электронного коммутатора поступает последовательность тактовых импульсов, соответствующих на временной оси выделяемому символу. Счетчик 9, закончив отсчет i+k символов (где i - количество символов, предшествующих выделяемому символу, а k - количество разрядов выделяемого символа), выдает сигнал с уровнем логической единицы на входы R триггеров 5, 7 и 11 и свой вход R и переводит их и себя соответственно в нулевое состояние (тем самым электронный коммутатор переходит в исходное состояние). The electronic switch 16.4 (19.1), the functional diagram of which is shown in FIG. 6, operates as follows. The control signal transfers triggers 1 and 7 to the logical unit storage mode, as a result, the sequence of clock pulses through the open elements And 2, 8 is supplied to the counting inputs of counters 3, 9. Counter 3 counts the number of characters preceding the selected character, and then a signal with a logic level unit triggers trigger 1 to the zero state (the receipt of clock pulses at the input of the counter 3 stops), and triggers 5 and 11 are transferred to the single state. The counter 3 itself also goes into a zero state. The symbol output from the header of the packet received from the channel arrives at the information output of the electronic switch, and a sequence of clock pulses corresponding to the selected symbol on the time axis is received at the electronic output of the electronic switch. Counter 9, ending the count of i + k characters (where i is the number of characters preceding the selected character, and k is the number of bits of the selected character), gives a signal with a logic level to the inputs R of triggers 5, 7 and 11 and its input R and translates them and themselves, respectively, to the zero state (thereby the electronic switch goes to its original state).

Блок задержки 9, функциональная схема которого приведена на фиг.7, работает следующим образом. На вход демультиплексора 9.4 поступает код приоритета с входа устройства "Приоритет". В соответствии с этим кодом на одном из выходов демультиплексора 9.4 появляется сигнал с уровнем логической единицы, который открывает соответствующий приоритету элемент И 9.1₁...9.1_K (К - число приоритетов) для управляющего сигнала, поступающего с выхода элемента И 7. С выхода элемента И 9.1₁...9.1_K управляющий сигнал поступает на вход одного из элементов задержки 9.2₁...9.2_K-1. Время задержки соответствует приоритету. Чем выше приоритет, тем меньше время задержки. С выхода элементов задержки 9.2₁...9.2_K-1 управляющий сигнал поступает на соответствующий вход элемента ИЛИ 9.3. При первом приоритете сигнал с выхода элемента И 9.1.1 непосредственно поступает на первый вход элемента ИЛИ 9.3. С выхода элемента ИЛИ 9.3 управляющий сигнал поступает на вход генератора случайных чисел 2 и на вход сброса R триггера 10.The delay unit 9, the functional diagram of which is shown in Fig.7, operates as follows. The input of demultiplexer 9.4 receives a priority code from the input of the Priority device. In accordance with this code, a signal with a logic level of one appears on one of the outputs of the demultiplexer 9.4, which opens the element And 9.1 ₁ ... 9.1 _K corresponding to the priority (K is the number of priorities) for the control signal coming from the output of the And 7. element element And 9.1 ₁ ... 9.1 _{K the} control signal is input to one of the delay elements 9.2 ₁ ... 9.2 _K-1 . The delay time corresponds to priority. The higher the priority, the shorter the delay time. From the output of delay elements 9.2 ₁ ... 9.2 _{K-1, the} control signal is supplied to the corresponding input of the OR element 9.3. At the first priority, the signal from the output of the AND 9.1.1 element directly goes to the first input of the OR 9.3 element. From the output of the OR element 9.3, the control signal is fed to the input of the random number generator 2 and to the reset input R of trigger 10.

Claims

A control device for transmitting data in a multiple access channel, containing a transmission cycle trigger, the reset and installation inputs of which are interconnected and are the input “Channel Status” of the device, the first element And, the second element And, the synchronizer, the output of which is connected to the first input of the third element And , a delay element, the output of which is connected to the direct input of the fourth element And and with the first input of the fifth element And, the output of which is connected to the inverse input of the fourth element And is the output "Conflict signal" the device, the output of the fourth AND element is connected to the input of the installation of the trigger to enable transmission, the inverse reset input of which is the signal input of the device, characterized in that it additionally introduces the first OR element, the first input of which is connected to the output of the trigger of the transmission cycle, and the output of the first OR element is connected to the inverse input of the first AND element, the output of which is connected to the first input of the second AND element, the second input of which is connected to the output of the second OR element, the direct input of the first AND element is connected to the release reset trigger trigger version input, a delay unit whose control input is connected to the output of the second AND element, the priority block of the delay unit is the Priority input of the device, a random number generator whose input is connected to the output of the delay unit and the trigger reset input, whose output is connected with the second input of the third element And, a pulse counter, the input of which is connected to the output of the synchronizer, and the output is with the first signal input of the code combination comparison unit, the second signal input of which it is single with the output of the random number generator, the output of the code combination comparison unit is connected to the input of the delay element and is the “Transmission on” output of the device, the first and second inputs of the second OR element are connected to the outputs of the timer and the third element And, the counter, the input of which is connected to the output timer, and its output is connected to the control input of the unit for comparing the number of packets, the information input of which is the input "Number of packets" of the device, the output of the unit for comparing the number of packets is connected to the input Flip-flops and the counter reset input is the “Transmission completion” output of the device, the priority allocation unit, the input of which is connected to the information input of the multi-message message feature selection unit and is the device information input, the control input of the multi-message message feature selection unit is connected to the control output of the priority allocation unit , the adder modulo 2, the first and second inputs of which are connected respectively with the outputs "Number of packets" and "Package number" of the block selection of the sign of many packet message, the sixth element And, the input of which is connected to the output of the adder modulo 2, and its inverse output is connected to the reset input of the lock trigger, the priority comparison unit, the first comparison input of which is connected to the priority input of the delay unit, and the second comparison input is connected to the output The "priority number" of the priority allocation unit, the third OR element, the first and second inputs of which are connected respectively to the first and second outputs of the priority comparison unit, and its output is connected to the trigger setup input of the block If the output is connected to the second input of the first OR element, the second input of the fifth AND element is connected to the installation input of the transfer cycle trigger, the output of the transfer enable trigger is connected to the timer input and is the “Transfer enable” output of the device.