RU2016107013A - Обновление данных, сохраненных в перекрестной энергонезависимой памяти - Google Patents
Обновление данных, сохраненных в перекрестной энергонезависимой памяти Download PDFInfo
- Publication number
- RU2016107013A RU2016107013A RU2016107013A RU2016107013A RU2016107013A RU 2016107013 A RU2016107013 A RU 2016107013A RU 2016107013 A RU2016107013 A RU 2016107013A RU 2016107013 A RU2016107013 A RU 2016107013A RU 2016107013 A RU2016107013 A RU 2016107013A
- Authority
- RU
- Russia
- Prior art keywords
- memory
- voltage
- memory cells
- value
- threshold voltage
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40622—Partial refresh of memory arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40626—Temperature related aspects of refresh operations
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
- G11C2013/0076—Write operation performed depending on read result
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Claims (32)
1. Контроллер памяти для обновления значения напряжения ячейки памяти, этот контроллер памяти содержит:
логическую схему чтения, выполненную для чтения значения напряжения ячейки памяти в перекрестной энергонезависимой памяти, содержащей множество ячеек памяти, при этом во множестве ячеек памяти значения напряжения соответственно установлены равными первому пороговому напряжению или второму пороговому напряжению; и логическую схему записи, соединенную с логической схемой чтения и выполненную для обновления значения напряжения первой одной или более ячеек из множества ячеек памяти, которое установлено равным второму пороговому напряжению, без изменения значения напряжения второй одной или более ячеек из множества ячеек памяти, которое установлено равным первому пороговому напряжению.
2. Контроллер памяти по п. 1, при этом второе пороговое напряжение больше первого порогового напряжения.
3. Контроллер памяти по п. 1, при этом перекрестная энергонезависимая память является памятью (РСМ) на фазовых переходах.
4. Контроллер памяти по любому из пп. 1-3, при этом логическая схема записи выполнена для осуществления операции записи с целью повторной установки значения напряжения каждой ячейки памяти из первой одной или более ячеек из множества ячеек памяти равным второму пороговому напряжению для обновления значения напряжения первой одной или более ячеек из множества ячеек памяти.
5. Контроллер памяти по любому из пп. 1-3, при этом логическая схема чтения выполнена для обновления значения напряжения второй одной или более ячеек из множества ячеек памяти, что делают путем сравнения значения напряжения каждой ячейки памяти во второй одной или более ячейках из множества ячеек памяти с эталонным напряжением.
6. Контроллер памяти по п. 5, при этом эталонное напряжение больше значения первого порогового напряжения и меньше значения второго порогового напряжения,
7. Контроллер памяти по любому из пп. 1-3, дополнительно содержащий логическую схему исправления ошибок, соединенную с логической схемой чтения и логической схемой записи, логическая схема исправления ошибок выполнена для следующего: идентифицируют третью одну или более ячеек памяти из множества ячеек памяти, которые порождают ошибку при чтении значения напряжения третьей одной или более ячеек памяти с помощью логической схемы чтения; и
определяют, превышает ли порог ошибок количество третьих одной или более ячеек памяти из множества ячеек памяти.
8. Контроллер памяти по п. 7, при этом логическая схема записи дополнительно выполнена для следующего: осуществляют операцию записи, в ответ на определение с помощью логической схемы исправления ошибок, что количество третьих одной или более ячеек памяти из множества ячеек памяти превышает порог ошибок, повторно устанавливают соответствующие значения напряжения каждой ячейки памяти в третьих одной или более ячейках памяти равными первому пороговому напряжению, если значение напряжения ячейки памяти установлено равным первому пороговому напряжению; и
осуществляют операцию записи в ответ на определение с помощью логической схемы исправления ошибок, с целью повторной установки соответствующих значений напряжения каждой ячейки памяти в третьих одной или более ячейках памяти равными второму пороговому напряжению, если значение напряжения ячейки памяти установлено равным второму пороговому напряжению.
9. Способ обновления значения напряжения ячейки памяти, включающий в себя следующее:
обновляют, с помощью контроллера памяти, первое значение напряжения первой ячейки памяти в перекрестной энергонезависимой памяти, соответственно содержащей множество ячеек памяти, обладающих значением напряжения установленным равным первому пороговому напряжению или второму пороговому напряжению, первое значение напряжение первой ячейки устанавливают равным первому пороговому напряжению и при этом обновление включает в себя сравнение первого значения напряжение первой ячейки памяти с эталонным напряжением; определяют, с помощью контроллера памяти и после обновления, одну или более ячеек памяти во множестве ячеек памяти, которые порождают ошибку при чтении соответствующих значений напряжения одной или более ячеек памяти;
сравнивают, с помощью контроллера памяти, некоторое количество из одной или более ячеек памяти со значением порога ошибок; и
обновляют, с помощью контроллера памяти, если количество из одной или более ячеек памяти меньше значения порога ошибок, второе значение напряжения второй ячейки памяти в перекрестной энергонезависимой памяти, что делают путем повторной записи второго порогового напряжение во вторую ячейку памяти без изменения первого значения напряжения первой ячейки памяти.
10. Способ по п. 9, дополнительно включающий в себя следующее:
обновляют, с помощью контроллера памяти, если количество из одной или более ячеек памяти больше значения порога ошибок, первое значение напряжения первой ячейки памяти, что делают путем повторной записи первого порогового напряжения в первую ячейку памяти.
11. Способ по любому из п. 9 или 10, в котором первое пороговое напряжение меньше второго порогового напряжения.
12. Способ по любому из п. 9 или 10, в котором эталонное напряжение больше значения первого порогового напряжения.
13. Способ по любому из п. 9 или 10, в котором перекрестная энергонезависимая память является памятью (РСМ) на фазовых переходах.
14. Один или более считываемых компьютером носителей, содержащих команды по обновлению значения напряжения ячейки памяти, эти команды таковы, что выполнение команд с помощью вычислительного устройства приводит к тому, что с помощью контроллера памяти вычислительного устройства:
обновляют первое значение напряжения первой ячейки памяти в перекрестной энергонезависимой памяти, содержащей множество ячеек памяти, до первого порогового напряжения или второго порогового напряжения, при этом обновление включает в себя сравнение первого значения напряжения первой ячейки памяти с эталонным напряжением; и
обновляют второе значение напряжения второй ячейки памяти в перекрестной энергонезависимой памяти, что делают путем повторной записи второго порогового напряжения во вторую ячейку памяти.
15. Один или более считываемых компьютером носителей по п. 14, при этом команды дополнительно выполнены так, чтобы в результате их работы с помощью контроллера памяти:
определяют, после обновления первого значения напряжения и обновления второго значения напряжения, одну или более ячеек памяти во множестве ячеек памяти, которые порождают ошибку при чтении соответствующего значения напряжения упомянутых одной или более ячеек памяти; сравнивают, с помощью контроллера памяти, количество этих одной или более ячеек памяти со значением порога ошибок; и
обновляют, с помощью контроллера памяти, если количество этих одной или более ячеек памяти больше значения порога ошибок, соответствующее значение напряжения этих одной или более ячеек памяти.
16. Один или более считываемых компьютером носителей по п. 15, при этом обновление соответствующего значения напряжения одной или более ячеек памяти включает в себя следующее:
повторно записывают первое пороговое напряжение в первое подмножество ячеек памяти в этих одной или более ячейках памяти, в которых установлено первое пороговое напряжение; и
повторно записывают второе пороговое напряжение во второе подмножество ячеек памяти в этих одной или более ячейках памяти, в которых установлено второе пороговое напряжение.
17. Один или более считываемых компьютером носителей по любому из пп. 14-16, при этом значение первого порогового напряжения меньше значения второго порогового напряжения.
18. Один или более считываемых компьютером носителей по любому из пп. 14-16, при этом эталонное напряжение больше значения первого порогового напряжения.
19. Один или более считываемых компьютером носителей по любому из пп. 14-16, при этом перекрестная энергонезависимая память является памятью (РСМ) на фазовых переходах.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/038,165 US9257175B2 (en) | 2013-09-26 | 2013-09-26 | Refresh of data stored in a cross-point non-volatile memory |
| US14/038,165 | 2013-09-26 | ||
| PCT/US2014/052746 WO2015047630A1 (en) | 2013-09-26 | 2014-08-26 | Refresh of data stored in a cross-point non-volatile memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2016107013A true RU2016107013A (ru) | 2017-08-31 |
| RU2644120C2 RU2644120C2 (ru) | 2018-02-07 |
Family
ID=52692042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2016107013A RU2644120C2 (ru) | 2013-09-26 | 2014-08-26 | Обновление данных, сохраненных в перекрестной энергонезависимой памяти |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9257175B2 (ru) |
| EP (1) | EP3050062B1 (ru) |
| JP (1) | JP6106903B2 (ru) |
| KR (1) | KR101874927B1 (ru) |
| CN (1) | CN105474323B (ru) |
| RU (1) | RU2644120C2 (ru) |
| WO (1) | WO2015047630A1 (ru) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10438658B2 (en) * | 2014-12-26 | 2019-10-08 | Intel Corporation | Refresh logic to refresh only memory cells having a first value |
| US9472274B1 (en) * | 2015-07-01 | 2016-10-18 | Macronix International Co., Ltd. | Refresh of nonvolatile memory cells and reference cells with resistance drift |
| CN105280222A (zh) * | 2015-10-27 | 2016-01-27 | 中国科学院微电子研究所 | 一种提高阻变存储器可靠性的低功耗刷新系统及方法 |
| KR20170065969A (ko) * | 2015-12-04 | 2017-06-14 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그의 동작방법 |
| US9691463B1 (en) | 2016-05-03 | 2017-06-27 | International Business Machines Corporation | Spin hall effect MRAM with self-reference read |
| US9799381B1 (en) * | 2016-09-28 | 2017-10-24 | Intel Corporation | Double-polarity memory read |
| US10147475B1 (en) * | 2017-05-09 | 2018-12-04 | Micron Technology, Inc. | Refresh in memory based on a set margin |
| KR102401183B1 (ko) | 2017-12-05 | 2022-05-24 | 삼성전자주식회사 | 메모리 장치 및 그 동작 방법 |
| US20190206491A1 (en) * | 2019-03-07 | 2019-07-04 | Intel Corporation | Techniques to mitigate selection failure for a memory device |
| KR102697049B1 (ko) | 2019-10-18 | 2024-08-20 | 삼성전자주식회사 | 상변화 메모리 시스템 및 상변화 메모리 장치 리프레시 방법 |
| US11188264B2 (en) * | 2020-02-03 | 2021-11-30 | Intel Corporation | Configurable write command delay in nonvolatile memory |
| KR102842434B1 (ko) | 2020-02-14 | 2025-08-06 | 삼성전자주식회사 | 메모리 장치 및 그 동작 방법 |
| KR102906434B1 (ko) | 2020-10-14 | 2026-01-05 | 삼성전자주식회사 | 메모리 장치 |
| TWI816438B (zh) * | 2022-02-07 | 2023-09-21 | 旺宏電子股份有限公司 | 記憶裝置及其操作方法 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141241A (en) * | 1998-06-23 | 2000-10-31 | Energy Conversion Devices, Inc. | Universal memory element with systems employing same and apparatus and method for reading, writing and programming same |
| JP2000163956A (ja) * | 1998-11-24 | 2000-06-16 | Sharp Corp | 半導体記憶装置 |
| US6961277B2 (en) * | 2003-07-08 | 2005-11-01 | Micron Technology, Inc. | Method of refreshing a PCRAM memory device |
| DE60333199D1 (de) * | 2003-11-12 | 2010-08-12 | St Microelectronics Srl | Phasenänderungsspeicher mit Überspannungsschutz und Schutzverfahren für Phasenänderungsspeicher mit Überspannungsschutz |
| US20070218665A1 (en) * | 2006-03-15 | 2007-09-20 | Marvell International Ltd. | Cross-point memory array |
| US7679980B2 (en) * | 2006-11-21 | 2010-03-16 | Qimonda North America Corp. | Resistive memory including selective refresh operation |
| KR101317755B1 (ko) | 2007-03-23 | 2013-10-11 | 삼성전자주식회사 | 문턱 스위칭 특성을 지니는 저항체를 포함하는 비휘발성메모리 소자, 이를 포함하는 메모리 어레이 및 그 제조방법 |
| US7961534B2 (en) | 2007-09-10 | 2011-06-14 | Hynix Semiconductor Inc. | Semiconductor memory device for writing data to multiple cells simultaneously and refresh method thereof |
| KR20090031128A (ko) * | 2007-09-21 | 2009-03-25 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 리프레쉬 방법 |
| JP2009087509A (ja) * | 2007-10-03 | 2009-04-23 | Toshiba Corp | 半導体記憶装置 |
| US7719876B2 (en) | 2008-07-31 | 2010-05-18 | Unity Semiconductor Corporation | Preservation circuit and methods to maintain values representing data in one or more layers of memory |
| US7894254B2 (en) * | 2009-07-15 | 2011-02-22 | Macronix International Co., Ltd. | Refresh circuitry for phase change memory |
| JP5349256B2 (ja) * | 2009-11-06 | 2013-11-20 | 株式会社東芝 | メモリシステム |
| JP5549956B2 (ja) | 2009-12-02 | 2014-07-16 | マイクロン テクノロジー， インク． | 不揮発性メモリ用のリフレッシュアーキテクチャおよびアルゴリズム |
| US8374022B2 (en) * | 2009-12-21 | 2013-02-12 | Intel Corporation | Programming phase change memories using ovonic threshold switches |
| US8416609B2 (en) * | 2010-02-15 | 2013-04-09 | Micron Technology, Inc. | Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems |
| KR101772019B1 (ko) | 2010-09-14 | 2017-08-28 | 삼성전자주식회사 | 저항성 메모리 장치 및 저항성 메모리 장치의 리프레시 제어 방법 |
| CN102959636B (zh) | 2011-06-27 | 2014-12-31 | 松下电器产业株式会社 | 非易失性半导体存储装置及其读出方法 |
| KR101830808B1 (ko) * | 2011-11-04 | 2018-02-22 | 삼성전자주식회사 | 메모리 시스템 및 그것의 데이터 저장 방법 |
| EP2800097B1 (en) * | 2012-01-12 | 2018-03-21 | Sony Corporation | Storage control device, storage device, information processing system, and processing methods therefor |
| US8750033B2 (en) * | 2012-11-06 | 2014-06-10 | International Business Machines Corporation | Reading a cross point cell array |
| US8949567B2 (en) * | 2013-02-26 | 2015-02-03 | Seagate Technology Llc | Cross-point resistive-based memory architecture |
| US9202547B2 (en) | 2013-03-15 | 2015-12-01 | Intel Corporation | Managing disturbance induced errors |
-
2013
- 2013-09-26 US US14/038,165 patent/US9257175B2/en active Active
-
2014
- 2014-08-26 JP JP2016536511A patent/JP6106903B2/ja active Active
- 2014-08-26 CN CN201480047332.3A patent/CN105474323B/zh not_active Expired - Fee Related
- 2014-08-26 RU RU2016107013A patent/RU2644120C2/ru active
- 2014-08-26 WO PCT/US2014/052746 patent/WO2015047630A1/en not_active Ceased
- 2014-08-26 KR KR1020167002101A patent/KR101874927B1/ko active Active
- 2014-08-26 EP EP14847332.5A patent/EP3050062B1/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP6106903B2 (ja) | 2017-04-05 |
| EP3050062A1 (en) | 2016-08-03 |
| CN105474323A (zh) | 2016-04-06 |
| KR20160023882A (ko) | 2016-03-03 |
| RU2644120C2 (ru) | 2018-02-07 |
| CN105474323B (zh) | 2019-07-16 |
| EP3050062B1 (en) | 2021-07-21 |
| US9257175B2 (en) | 2016-02-09 |
| WO2015047630A1 (en) | 2015-04-02 |
| JP2016532236A (ja) | 2016-10-13 |
| EP3050062A4 (en) | 2017-05-24 |
| US20150089120A1 (en) | 2015-03-26 |
| KR101874927B1 (ko) | 2018-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2016107013A (ru) | Обновление данных, сохраненных в перекрестной энергонезависимой памяти | |
| JP2012221522A5 (ru) | ||
| US9672102B2 (en) | NAND memory devices systems, and methods using pre-read error recovery protocols of upper and lower pages | |
| TWI537727B (zh) | 用於同時存取記憶體之不同記憶體平面之裝置及方法 | |
| JP5380508B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2012058860A5 (ru) | ||
| CN109328386A (zh) | 管理闪存存储器的刷新 | |
| JP2015516640A5 (ru) | ||
| JP2014022031A5 (ru) | ||
| JP2013235646A5 (ru) | ||
| TW201346908A (zh) | 用於類比記憶體單元之增強之程式化及抹除方案 | |
| TW200616148A (en) | Method for programming charge store memory cell and integrated circuit | |
| JP2013020694A5 (ru) | ||
| JP2012079403A5 (ru) | ||
| JP2008090997A (ja) | フラッシュメモリ素子とそのプログラム方法 | |
| US20130159798A1 (en) | Non-volatile memory device and operating method thereof | |
| US20160049204A1 (en) | Memory system and method of controlling non-volatile memory | |
| US20120243321A1 (en) | Semiconductor memory device | |
| KR101205628B1 (ko) | 반도체 메모리 장치 및 이의 독출 방법 | |
| CN105304128A (zh) | 储存数据数值在存储单元的方法及存储器 | |
| KR102288546B1 (ko) | 스토리지 장치 및 그 제어 방법 | |
| KR20120109848A (ko) | 반도체 메모리 시스템 및 그의 데이터 리드 방법 | |
| US9430339B1 (en) | Method and apparatus for using wear-out blocks in nonvolatile memory | |
| US20140254261A1 (en) | Nonvolatile semiconductor memory device and read method thereof | |
| US9007835B2 (en) | Enhanced data storage in 3-D memory using string-specific source-side biasing |