Claims (1)
Автокомпенсатор сдвигов фазы пассивных помех, содержащий блок оценивания фазы, первый блок задержки, первый блок комплексного умножения, второй блок комплексного умножения, блок комплексного сопряжения, второй блок задержки и синхрогенератор, при этом входы блока оценивания фазы через первый блок задержки соединены с первыми входами первого блока комплексного умножения, вторые входы которого соединены с выходами блока комплексного сопряжения, выходы второго блока комплексного умножения соединены с объединенными входами блока комплексного сопряжения и второго блока задержки, выходы второго блока задержки соединены с первыми входами второго блока комплексного умножения, выход синхрогенератора соединен с синхровходами блока оценивания фазы, первого блока задержки, первого и второго блоков комплексного умножения, блока комплексного сопряжения и второго блока задержки, отличающийся тем, что введены первый умножитель, первый косинусно-синусный функциональный преобразователь, второй умножитель, второй косинусно-синусный функциональный преобразователь, первый блок памяти, комплексный сумматор, дополнительный вычислитель фазы, второй блок памяти, дополнительный блок оценивания фазы, третий и четвертый косинусно-синусные функциональные преобразователи, первый дополнительный блок комплексного умножения, дополнительный блок комплексного сопряжения, третий и четвертый блоки задержки и второй дополнительный блок комплексного умножения, при этом выход блока оценивания фазы соединен с первым входом первого умножителя, второй вход которого соединен с выходом первого блока памяти, выход первого умножителя соединен с входом первого косинусно-синусного функционального преобразователя, выходы которого соединены с первыми входами комплексного сумматора, выходы комплексного сумматора соединены с входами дополнительного вычислителя фазы, выход которого соединен с объединенными первым входом второго умножителя и входом четвертого косинусно-синусного функционального преобразователя, второй вход второго умножителя соединен с выходом второго блока памяти, выход второго умножителя соединен с входом второго косинусно-синусного функционального преобразователя, выходы которого соединены со вторыми входами второго блока комплексного умножения, выход дополнительного блока оценивания фазы соединен с входом третьего косинусно-синусного функционального преобразователя, выходы которого соединены со вторыми входами комплексного сумматора, выходы первого дополнительного блока комплексного умножения соединены с объединенными входами дополнительного блока комплексного сопряжения и третьего блока задержки, выходы третьего блока задержки соединены с первыми входами первого дополнительного блока комплексного умножения, вторые входы которого соединены с выходами четвертого косинусно-синусного функционального преобразователя, входы дополнительного блока оценивания фазы через четвертый блок задержки соединены с первыми входами второго дополнительного блока комплексного умножения, вторые входы которого соединены с выходами дополнительного блока комплексного сопряжения, выход синхрогенератора соединен с синхровходами первого и второго умножителей, первого, второго, третьего и четвертого косинусно-синусных функциональных преобразователей, первого и второго блоков памяти, комплексного сумматора, дополнительного вычислителя фазы, дополнительного блока оценивания фазы, первого и второго дополнительных блоков комплексного умножения, дополнительного блока комплексного сопряжения и третьего и четвертого блоков задержки, причем первыми и вторыми входами автокомпенсатора сдвигов фазы пассивных помех являются соответственно входы блока оценивания фазы и дополнительного блока оценивания фазы, а первыми и вторыми выходами - соответственно выходы первого блока комплексного умножения и второго дополнительного блока комплексного умножения.A passive jammer phase shifter comprising a phase estimator, a first delay unit, a first complex multiplication unit, a second complex multiplication unit, an integrated conjugation unit, a second delay unit and a clock generator, wherein the inputs of the phase estimator are connected to the first inputs of the first via the first delay unit complex multiplication unit, the second inputs of which are connected to the outputs of the complex conjugation unit, the outputs of the second complex multiplication unit are connected to the combined inputs of the unit xn interface and the second delay unit, the outputs of the second delay unit are connected to the first inputs of the second complex multiplication unit, the output of the clock is connected to the sync inputs of the phase estimation unit, the first delay unit, the first and second complex multiplication units, the complex interface unit and the second delay unit, characterized in that the first multiplier, the first cosine-sine functional converter, the second multiplier, the second cosine-sine functional converter, the first block are introduced Amyati, complex adder, additional phase calculator, second memory unit, additional phase estimation unit, third and fourth cosine-sine function converters, first additional complex multiplication unit, additional complex conjugation unit, third and fourth delay units and second additional complex multiplication unit, the output of the phase estimator is connected to the first input of the first multiplier, the second input of which is connected to the output of the first memory unit, the output of the first multiply spruce is connected to the input of the first cosine-sine functional converter, the outputs of which are connected to the first inputs of the complex adder, the outputs of the complex adder are connected to the inputs of an additional phase calculator, the output of which is connected to the combined first input of the second multiplier and the input of the fourth cosine-sine functional converter, the second input the second multiplier is connected to the output of the second memory block, the output of the second multiplier is connected to the input of the second cosine-sine function a converter, the outputs of which are connected to the second inputs of the second complex multiplication block, the output of the additional phase estimation block is connected to the input of the third cosine-sine functional converter, the outputs of which are connected to the second inputs of the complex adder, the outputs of the first additional complex multiplication block are connected to the combined inputs of the additional block complex interface and the third delay unit, the outputs of the third delay unit are connected to the first inputs of the first about an additional complex multiplication block, the second inputs of which are connected to the outputs of the fourth cosine-sine functional converter, the inputs of the additional phase estimation block through the fourth delay block are connected to the first inputs of the second additional complex multiplication block, the second inputs of which are connected to the outputs of the additional complex conjugation block, output the clock generator is connected to the clock inputs of the first and second multipliers, the first, second, third and fourth cosine-si integral functional converters, the first and second memory blocks, an integrated adder, an additional phase calculator, an additional phase estimation block, the first and second additional complex multiplication blocks, an additional complex conjugation block and the third and fourth delay blocks, with the first and second inputs of the passive phase offset autocompensator interference are respectively the inputs of the phase estimator and the additional phase estimator, and the first and second outputs correspond to but the outputs of the first complex multiplication unit and the second additional block of complex multiplication.