RU2012035C1

RU2012035C1 - Microprocessor system for control of manufacturing processes

Info

Publication number: RU2012035C1
Authority: RU
Inventors: И.Р. Галимов
Original assignee: Галимов Ильдар Рафагатович
Priority date: 1991-05-05
Filing date: 1991-05-05
Publication date: 1994-04-30

Abstract

FIELD: automation and control. SUBSTANCE: microprocessor system has control unit, address register, instruction memory, two flip-flops, encoder, six 2 AND gates, counter, inverter, two delay lines, three 2 NAND gates, two differentiating circuits, double decoder, seven registers, 3 AND gate, two channel transmitters, buffer transceiver, interface unit, digital display, unit of keyboard for address and data control. Device provides several modes. "Correction" mode serves for modification of control program and has three stages, i. e. setting address of modified location in instruction memory, setting new data, recording new data. "Step-by-step execution of instructions" mode serves for debug of corrected parts of program and provides execution of on instruction per each step. Execution is controlled by press of "S" button. "Automatic execution of instructions" mode serves for continuous control of manufacturing process according to control program which is recorded and stored in memory of instructions. After switching to "Correction" mode, control unit interrupts program execution and switches to "Step-by-step" mode. In this case control unit is isolated by buffer transceiver from address bus which is used for transmission of address and modified data. When correction ends processing of modified program can be continued in modes "Step-by-step" and "Automatic-Execution" by switch of mode setting switch into corresponding state. EFFECT: increased field of application, facilitated debugging and use. 1 dwg

Description

Изобретение относится к микропроцессорной технике и может быть использовано в автоматизированных системах управления различными технологическими процессами. The invention relates to microprocessor technology and can be used in automated control systems for various technological processes.

Известна микропроцессорная система управления технологическими процессами (авт. св. N 1418653, 28.01.87), содержащая блок управления, тактовый генератор, системный контроллер, блоки оперативной и постоянной памяти, шинные формирователи, дешифраторы адреса и ряд других элементов, обеспечивающих возможность многозначного ветвления по адресу, определяемому внешними логическими условиями. Недостатком данного решения является невозможность применения в качестве блока управления однокристалльных микроЭВМ (ОМЭВМ) перспективных серий, имеющих совмещенную шину адреса-данных (например, серии К1816), находящих все большее применение при создании микропроцессорных систем управления производственными процессами. Другим недостатком является невозможность оперативной модификации содержимого памяти команд, т. е. управляющей программы, средствами самой системы управления, что осложняет откладку и пуск системы в производственных условиях, ограничивает область ее применения. Known microprocessor control system for technological processes (ed. St. N 1418653, 28.01.87), containing a control unit, a clock generator, a system controller, random-access memory and permanent memory, bus shapers, address decoders and a number of other elements that provide the possibility of multi-valued branching address determined by external logical conditions. The disadvantage of this solution is the impossibility of using prospective series as a control unit for single-crystal microcomputers (OMEMSs) having a combined address-data bus (for example, K1816 series), which are increasingly used in the creation of microprocessor-based production process control systems. Another disadvantage is the impossibility of online modification of the contents of the command memory, i.e., the control program, by the means of the control system itself, which complicates the debugging and start-up of the system in production conditions, and limits its scope.

Известны микропроцессорные системы [1] , [2] , [3] , включающие ОМЭВМ с совмещенной шиной адреса-данных, стробируемые адресные регистры, память команд, недостатком которых также является невозможность изменения управляющей программы средствами самой системы, что приводит к необходимости применения дополнительных аппаратных и программных средств, включающих сложные интерфейсные структуры, базовые микроЭВМ лабораторного типа, ОМЭВМ, трансляторы, редакторы и т. д. Однако такие средства, как правило, имеются только в распоряжении разработчика системы управления, сложны, требуют определенных знаний и навыков в обращении с вычислительной техникой, выполнены в лабораторном, малопригодном для транспортировки варианте. Все это увеличивает сроки и расходы на отладку и внедрение системы в производственных условиях. Known microprocessor systems [1], [2], [3], including OMEM with a combined address-data bus, gated address registers, memory commands, the disadvantage of which is the inability to change the control program by the system itself, which leads to the need for additional hardware and software tools, including complex interface structures, basic laboratory-type microcomputers, OMEVMs, translators, editors, etc. However, such tools, as a rule, are only available to the developer Istemi control, complicated, require specific knowledge and skills in handling the computational technique, performed in the laboratory, are unsuitable for transporting embodiment. All this increases the time and cost of debugging and implementing the system in a production environment.

Наиболее близким техническим решением к изобретению является схема включения внешней памяти команд для РВЕ035 [3] , содержащая ОМЭВМ РВЕ035, адресный регистр и память команд. Однако подобная упрощенная структура не позволяет использовать данное техническое решение в составе гибких переналаживаемых систем управления из-за отсутствия возможности модификации и отладки управляющей программы. The closest technical solution to the invention is a circuit for including external command memory for PBE035 [3], containing OMEUM PBE035, address register and instruction memory. However, such a simplified structure does not allow the use of this technical solution as part of flexible, adaptable control systems due to the lack of the possibility of modifying and debugging the control program.

Целью изобретения является расширение функциональных возможностей и повышение удобства наладки и эксплуатации микропроцессорных систем управления. The aim of the invention is to expand the functionality and improve the convenience of commissioning and operation of microprocessor control systems.

Цель достигается тем, что в систему, содержащую блок управления, регистр адреса и память команд, введены два триггера, шифратор, шесть элементов 2И, счетчик, инвертор, две линии задержки, три элемента 2 И-НЕ, две дифференцирующие цепи, сдвоенный дешифратор, семь регистров, элемент 3И, два канальных передатчика, буферный приемопередатчик, интерфейсный блок, цифровой дисплей и блок клавиатуры адреса (данных) управления КАДУ, определенным образом связанные между собой с известными элементами. The goal is achieved by the fact that two triggers, an encoder, six 2I elements, a counter, an inverter, two delay lines, three AND-2 elements, two differentiating circuits, a dual decoder, are introduced into the system containing the control unit, the address register and the command memory, seven registers, element 3I, two channel transmitters, a buffer transceiver, an interface unit, a digital display and a keyboard block of the CADU control address (data), in a certain way interconnected with known elements.

Сопоставительный анализ с прототипом показал, что заявляемое устройство отличается наличием новых элементов и связей, что позволяет сделать вывод о его соответствии критерию "новизна". Comparative analysis with the prototype showed that the inventive device is characterized by the presence of new elements and relationships, which allows us to conclude that it meets the criterion of "novelty."

Анализ других технических решений, а именно устройств ввода-вывода информации, микропроцессорных систем и систем программного управления, показал отсутствие в них указанной совокупности новых признаков заявляемого решения, обеспечивающих достижение цели изобретения, что позволяет сделать вывод о его соответствии критерию "существенные отличия". The analysis of other technical solutions, namely, information input-output devices, microprocessor systems and program control systems, showed the absence of the indicated combination of new features of the claimed solution ensuring the achievement of the purpose of the invention, which allows us to conclude that it meets the criterion of "significant differences".

Наличие новых элементов и связей позволяет активно воздействовать на ход технологического процесса путем коррекции содержимого памяти команд, при этом количество корректируемых ячеек зависит только от объема вводимых в процесс изменений, которые могут касаться не только отдельных его параметров (диапазоны и точность измерений, геометрические параметры заготовок и деталей, их физико-механические свойства, характеристики объектов управления и т. д. ) при использовании системы в составе гибких АСУТП, но и программы в целом, например, при переходе на новые технологии, что обеспечивает расширение функциональных возможностей системы и области ее использования. Возможность перевода системы из режима управления в режим коррекции в любой точке программы и продолжения (после коррекции программы) работы системы с точки останова без привлечения дополнительных аппаратных и программных средств (отладочные модули на базе вычислительных средств лабораторного типа) повышает удобство эксплуатации, снижает время обслуживания. The presence of new elements and relationships allows you to actively influence the process flow by correcting the contents of the command memory, while the number of cells to be adjusted depends only on the amount of changes introduced into the process, which may concern not only its individual parameters (measurement ranges and accuracy, geometric parameters of workpieces and parts, their physical and mechanical properties, characteristics of control objects, etc.) when using the system as part of flexible process control systems, but also the program as a whole, for example, with the transition to new technologies, which ensures the expansion of the functionality of the system and its scope. The ability to transfer the system from the control mode to the correction mode at any point in the program and to continue (after the program correction) the system’s operation from the breakpoint without involving additional hardware and software (debugging modules based on laboratory-type computing tools) improves operating convenience and reduces maintenance time.

При переходе на новую технологию средствами системы осуществляют не только запись, но и отладку управляющей программы. Для этого, например, в состав отлаживаемых участков программы (подпрограммы) вводятся команды условного (безусловного) ветвления, обеспечивающие зацикливание подпрограмм или команды вывода на внешние устройства (световое или цифровое табло) промежуточной информации, позволяющие судить о прохождении участков программы, которые после отладки исключаются из программы, т. е. отладка производится с использованием не только традиционных способов (пошаговое выполнение команд, моделирование), но и путем непосредственного воздействия на управляющую программу, при этом могут быть проверены различные версии программ и выбрана лучшая из них, что повышает удобство и качество наладки системы. When switching to a new technology, the means of the system carry out not only recording, but also debugging of the control program. For this, for example, conditional (unconditional) branching instructions are introduced into the debugged sections of the program (subprogram), which ensure looping of the subprograms or commands for outputting external information to the external devices (light or digital display), which allow judging about the passage of program sections that are excluded after debugging from the program, i.e., debugging is performed using not only traditional methods (step-by-step execution of commands, modeling), but also by directly influencing control yayuschuyu program, thus can be tested different versions of the software and choose the best one, which increases the convenience and quality of the system setup.

На чертеже представлена функциональная схема микропроцессорной системы управления технологическими процессами. The drawing shows a functional diagram of a microprocessor-based process control system.

Система содержит блок 1 управления, имеющий установочный вход RES, вход SS пошагового выполнения команд, стробирующие выходы САВУ "Стробирование адреса внешних устройств" (САВУ), "Разрешение выборки памяти команд" (РВК), "Чтение из объектов управления" (ЧТОУ), "Запись в объекты управления" (ЗПОУ) и входы-выходы адреса-данных, регистр 2 адреса, имеющий информационные входы и выходы, а также тактовый вход С, память 3 команд, имеющую вход ВК ("Выборка кристалла"), ЗП "Запись"), адресные входы и входы-выходы данных, цифровой дисплей 4, блок 5 клавиатуры адреса (данных) управления, состоящий из восьми кнопок "0" - "7" набора восьмеричного кода, адреса-данных, кнопки З/С управления записью-считыванием данных, тумблера КОР/ПЩ/АВТ задания одного из трех режимов работы системы: "коррекция" (КОР) "пошаговое выполнение команд" (ПШ), "автоматическое выполнение команд" (АВТ), кноки Ш пошагового выполнения команд и встроенной схемы СПД подавления дребезга контактов, имеющей десять прямых 1-8, 10, 11 и две инверсных 9, 12 выхода, первый триггер 6, имеющий два установочных входа R, S, тактовый вход С и прямой выход, шифратор 7, имеющий восемь входов 0-7, один управляющий выход 1 и три информационных выхода 2, первый элемент 2И 8, второй триггер 9, имеющий установочный вход S, тактовый вход С, информационный
вход D, прямой и инверсный выходы, счетчик 10, имеющий два установочных входа R1, R2, счетный вход С и информационные выходы 1, 2, инвертор 11, первую линию 12 задержки, первый 13 и второй 14 элементы 2И-НЕ, первую дифференцирующую цепь 15, сдвоенный дешифратор 16, имеющий два адресных входа Do, D1, два информационных входа V1, V2, два управляющих входа Е1, Е2, выходы 1, 2, 3, 4 верхней и 4, 5, 6 нижней половины дешифратора, вторую дифференцирующую цепь 17, второй 18, третий 19 и четвертый 20 элементы 2И, элемент 3И 21, семь регистров 22-28, имеющих по три информационных входа 2 и выхода и по одному тактовому входу 1, вторую линию 29 задержки, первый 30 и второй 31 канальные передатчики, каждый из которых имеет вход ВК, пятый 32 и шестой 33 элементы 2И, буферный приемопередатчик 34, имеющий входы-выходы 1, 2, вход ВК и ВВ ("Ввод"), третий элемент 2И-НЕ 35 и интерфейсный блок 36, имеющий входы-выходы 1, 2, адресные входы и управляющие входы ЗП и ЧТ ("Чтение").The system comprises a control unit 1 having an installation input RES, an input SS of step-by-step execution of the commands, gate outputs of the automated control system "Strobing the address of external devices" (CACS), "Permission for fetching command memory" (RVC), "Read from control objects" (WHAT), "Record in control objects" (ZPOU) and input-output addresses of data-address register 2, which has information inputs and outputs, as well as clock input C, memory 3 teams, which has an input VK ("Crystal selection"), GP "Record "), address inputs and data inputs / outputs, digital display 4, address keypad unit 5 (data) control, consisting of eight buttons “0” - “7” for octal code, data-address, S / C button for writing / reading data, KOR / ПЩ / АВ toggle switch for setting one of three system operation modes: “correction "(KOR)" step-by-step execution of commands "(ПШ)," automatic execution of commands "(АВТ), buttons Ш of step-by-step execution of commands and the built-in SPD circuit for suppressing contact bounce, which has ten lines 1-8, 10, 11 and two inverse 9, 12 outputs, the first trigger 6, having two installation inputs R, S, clock input C and direct output, encoder 7, Commercially eight inputs 0-7, a control output 1 and output 2 three information, the first element 8 2I, the second trigger 9 having S adjusting input, a clock input C, informational
input D, direct and inverse outputs, a counter 10 having two installation inputs R1, R2, a counting input C and information outputs 1, 2, an inverter 11, a first delay line 12, the first 13 and second 14 elements 2I-NOT, the first differentiating circuit 15, a dual decoder 16, having two address inputs Do, D1, two information inputs V1, V2, two control inputs E1, E2, outputs 1, 2, 3, 4 of the upper and 4, 5, 6 of the lower half of the decoder, the second differentiating circuit 17, second 18, third 19 and fourth 20 elements 2I, element 3I 21, seven registers 22-28 having three information inputs 2 and output and one clock input 1, a second delay line 29, the first 30 and second 31 channel transmitters, each of which has a VK input, fifth 32 and sixth 33 elements 2I, a buffer transceiver 34 having inputs and outputs 1, 2, input VK and BB ("Input"), the third element 2I-NOT 35, and an interface unit 36 having inputs / outputs 1, 2, address inputs and control inputs of the RF and read ("Read").

Установочные входы RES блока 1 управления, 2 счетчика 10, второго триггера 9, соединены между собой и образуют шину начальной установки (ШНУ), вход SS блока 1 управления подключен к выходу первого триггера 6, выход САВУ - к входу 1 третьего элемента 2И-НЕ 35 и установочному входу R первого триггера 6, выход РВК - к входам 1 и пятого 32 и шестого 33 элементов 2И, выход ЗПОУ - к входу ЗП интерфейсного блока 36, выход ЧТОУ - к входу ЧТ интерфейсного блока и входу 2 пятого элемента 2И 32. Входы-выходы адреса-данных блока 1 управления подключены к входам-выходам 1 буферного приемопередатчика 34 и образуют шину 1 адреса-данных (ШАД), входы-выходы 2 буферного приемопередатчика 34 подключены к входам-выходам 1 интерфейсного блока 36, входам-выходам данных памяти 3 команд, выходам первого 30 и второго 31 канальных передатчиков, информационным входам регистра 2 адреса и образуют ШАД 2. Выходы регистра 2 адреса подключены к входам цифрового дисплея 4, адресным входам памяти 3 команд и интерфейсного блока 36 и образуют шину фиксированных адреса-данных (ШФАД). Входы-выходы 2 интерфейсного блока образуют шину связи с объектами управления (ШСО) и являются входами-выходами системы. Выходы 1-8 блока 5 подключены к входам 0-7 шифратора 7, выход 1 которого подключен к счетному входу С счетчика 10, входу инвертора 11 и входам 1 первого 13 и второго 14 элементов 2И-НЕ,
а выходы 2 соединены с входами 2 регистров 22-28 и образуют ШАД 3. Выход 9 блока 5 подключен к тактовому входу С второго триггера 9 установочному входу R1 счетчика 10, выходы 1, 2 которого подключены к адресным входам Do, D1 сдвоенного дешифратора 16. Выходы 10, 11 блока 5 подключены: выход 10 к входу 1 первого элемента 2И 8, выход 11 к входу 2 первого элемента 2И 8 и установочному входу S первого триггера 6, выход 12 блока 5 подключен к тактовому входу С первого триггера 6. Выход первого элемента 2И 8 подключен к входу ВК буферного приемопередатчика 34. Прямой выход второго триггера 9 подключен к воду 2 первого элемента 2И-НЕ 13, входу первой дифференцирующей цепи 15 и к управляющему входу Е1 сдвоенного дешифратора 16, при этом выход первого элемента 2И-НЕ 13 соединен с входом 1 третьего элемента 2И 19, выход первой дифференцирующей цепи 15 соединен с входом 1 второго элемента 2И 18, входом 2 элемента 3И 21. Выходы 1, 2, 3, 4 сдвоенного дешифратора 16 соединены соответственно с входами 1 первого 22, второго 23, третьего 24 и четвертого 25 регистров, выходами подключенных к входам первого канального передатчика 30, а выходы 5, 6, 7 соединены соответственно с входами 1 пятого 26, шестого 27 и седьмого 28 регистров, выходами подключенных к входам второго канального передатчика 31. Инверсный выход второго
триггера 9 подключен к своему входу D, входу 2 второго элемента 2И-НЕ 14, выход которого соединен с входом 1 четвертого элемента 2И 20, и к входу второй дифференцирующей цепи 17, выход которой соединен с входом 2 третьего элемента 2И 19, входом 3 элемента 3И21 и входом первой линии 12 задержки, и к управляющему входу Е2 сдвоенного дешифратора 16. Выход инвертора 11 подключен к информационным входам V1, V2 сдвоенного дешифратора и к входу 1 элемента 3И 21. Выход первой лини 12 задержки подключен к входам 2 второго 18 и четвертого 20 элементов 2И и входу ЗП памяти 3 команд. Выход второго элемента 2И 18 подключен к входу 2 шестого элемента 2И 33. Выход третьего элемента 2И 19 подключен к входу ВК первого канального передатчика 30. Выход четвертого элемента 2И 20 подключен к входу ВК второго канального передатчика 31, выход элемента 3И 21 подключен к входу второй линии 29 задержки, выход каждой соединен с входом 2 третьего элемента 2И-НЕ 35. Выход пятого элемента 2И 32 подключен к входу ВВ буферного приемопередатчика 34, выход шестого элемента 2И 33 подключен к входу ВК памяти 3 команд, выход третьего элемента 2И-НЕ 35 подключен к тактовому входу С регистра 2 адреса.Installation inputs RES of control unit 1, 2 counters 10, second trigger 9, are interconnected and form the initial installation bus (SHNU), input SS of control unit 1 is connected to the output of the first trigger 6, SAVU output - to input 1 of the third element 2I-NOT 35 and the installation input R of the first trigger 6, the RVC output - to the inputs 1 and 5 of the 32nd and sixth 33 elements 2I, the output of the ZPOU - to the input of the RF interface unit 36, the output of the WHAT - to the input of the interface unit and input 2 of the fifth element 2I 32. The inputs and outputs of the data address of the control unit 1 are connected to the inputs and outputs 1 buffer about the transceiver 34 and form the bus 1 data-address (SHAD), the inputs and outputs 2 of the buffer transceiver 34 are connected to the inputs and outputs 1 of the interface unit 36, the inputs and outputs of the memory data 3 teams, the outputs of the first 30 and second 31 channel transmitters, information inputs register 2 addresses and form SHAD 2. The outputs of register 2 addresses are connected to the inputs of the digital display 4, address inputs of the memory 3 teams and interface unit 36 and form a bus fixed address data (SHFAD). The inputs and outputs 2 of the interface unit form a communication bus with control objects (SSC) and are system inputs and outputs. The outputs 1-8 of block 5 are connected to the inputs 0-7 of the encoder 7, the output 1 of which is connected to the counting input C of the counter 10, the input of the inverter 11 and inputs 1 of the first 13 and second 14 elements 2I-NOT,
and outputs 2 are connected to inputs 2 of registers 22-28 and form a SHAD 3. Output 9 of block 5 is connected to clock input C of the second trigger 9, setting input R1 of counter 10, outputs 1, 2 of which are connected to address inputs Do, D1 of dual decoder 16. The outputs 10, 11 of block 5 are connected: output 10 to the input 1 of the first element 2I 8, output 11 to the input 2 of the first element 2I 8 and the installation input S of the first trigger 6, output 12 of block 5 is connected to the clock input C of the first trigger 6. The output of the first element 2I 8 is connected to the input of the VK buffer transceiver 34. Direct output to the second about trigger 9 is connected to water 2 of the first element 2I-NOT 13, the input of the first differentiating circuit 15 and to the control input E1 of the dual decoder 16, while the output of the first element 2I-NOT 13 is connected to the input 1 of the third element 2I 19, the output of the first differentiating circuit 15 is connected to input 1 of the second element 2I 18, input 2 of element 3I 21. The outputs 1, 2, 3, 4 of the dual decoder 16 are connected respectively to the inputs 1 of the first 22, second 23, third 24 and fourth 25 registers, the outputs connected to the inputs of the first channel transmitter 30, and outputs 5, 6, 7 connected s 1, respectively with the inputs of the fifth 26, sixth 27 and seventh 28 registers, outputs connected to inputs of the second channel transmitter 31. The output of the second inverse
trigger 9 is connected to its input D, input 2 of the second element 2I-NOT 14, the output of which is connected to the input 1 of the fourth element 2I 20, and to the input of the second differentiating circuit 17, the output of which is connected to input 2 of the third element 2I 19, input 3 of the element 3I21 and the input of the first delay line 12, and to the control input E2 of the dual decoder 16. The output of the inverter 11 is connected to the information inputs V1, V2 of the dual decoder and to the input 1 of element 3I 21. The output of the first delay line 12 is connected to inputs 2 of the second 18 and fourth 20 elements 2and and input of memory stick 3 coma d. The output of the second element 2I 18 is connected to the input 2 of the sixth element 2I 33. The output of the third element 2I 19 is connected to the VC input of the first channel transmitter 30. The output of the fourth element 2I 20 is connected to the VC input of the second channel transmitter 31, the output of 3I 21 is connected to the second input delay lines 29, the output of each is connected to the input 2 of the third element 2I-NOT 35. The output of the fifth element 2I 32 is connected to the input BB of the buffer transceiver 34, the output of the sixth element 2I 33 is connected to the VK input of the 3 command memory, the output of the third element 2I-NOT 35 connected to so To the input from register 2 addresses.

Блок 1 управления предназначен для считывания и выполнения последовательности команд (управляющей программы), реализующей алгоритм управления конкретным технологическим процессом и хранящейся в памяти 3 команд, а также для обмена (под контролем управляющей программы) информацией с объектами управления (ОУ), при этом установочный вход RES служит для начальной установки (при включении питания) и сброса блока в исходное состояние подачей на него уровня логического "0", вход SS служит для задания режима пошагового (при подаче на него логического "0") или автоматического (при подачей логической "1") выполнения команд, выход САВУ стробирует (по срезу импульса) вывод адреса внешних устройств (памяти команд и ОУ), выход РВК разрешает (уровнем логического "0") ввод кода команды управления из памяти 3 команд через буферный приемопередатчик 34 в блок управления, выход ЗПОУ стробирует передачу информации к ОУ, выход ЧТОУ стробирует считывание информации из ОУ, входы-выходы адреса-данных служат для вывода адресов внешних устройств и информации к ОУ и ввода кодов команд управления из памяти команд и информации от ОУ. Блок 1 управления может быть реализован на базе микропроцессоров с совмещенной ШАД, например ОМЭВМ К 1816 ВЕ35 (РВЕ35). The control unit 1 is designed to read and execute a sequence of commands (control program) that implements the control algorithm for a specific technological process and stored in the memory of 3 commands, as well as to exchange (under the control of a control program) information with control objects (OS), while the installation input RES is used for initial installation (when power is turned on) and for resetting the unit to its initial state by supplying it with a logic level “0”, input SS serves for setting the step-by-step mode (when applying logic “0”) or automatic (upon logical “1”) command execution, the SAVU output gates (by pulse cut) the output of the address of external devices (command and op-amp memory), the RVC output allows (logic level “0”) the input of the control command code from the memory of 3 commands through the buffer transceiver 34 to the control unit, the output of the ZPOU gates the transfer of information to the op-amp, the output of the WHAT gates the reading of information from the op-amp, the input-outputs of the address-data serve to output the addresses of external devices and information to the op-amp and enter the codes of control commands from team memory and information from the shelter. The control unit 1 can be implemented on the basis of microprocessors with a combined SHAD, for example OMEVM K 1816 BE35 (PBE35).

Регистр 2 адреса предназначен для выделения из потока информации, поступающей на него информационные входы по ШАД 2, адресов внешних устройств, которые фиксируются на его выходах по фронту инвертированных элементов 2И-НЕ 35 импульсов САВУ, поступающих на тактовый вход С, а также для фиксации в режиме "коррекция" адреса модифицируемой ячейки памяти 3 команд, поступающего с выходов первого канального передатчика 30, данных, хранящихся в соответствующей этому адресу ячейке и поступающих с входов-выходов памяти команд и новых данных, записываемых в данную ячейку и поступающих с выходов второго канального передатчика 31 по срезу импульсов, поступающих с выхода второй линии 29 задержки. В качестве регистра адреса могут быть использованы любые типы регистров с динамическим тактовым входом, например ИМС К555ТМ9 (два корпуса). The address register 2 is intended for extracting from the stream of information coming to it informational inputs via ShAD 2, addresses of external devices that are fixed at its outputs along the front of the inverted elements 2I-NOT 35 SAVU pulses arriving at clock input C, as well as for fixing to mode "correction" of the address of the modified memory cell 3 commands received from the outputs of the first channel transmitter 30, the data stored in the corresponding cell address and received from the inputs and outputs of the memory commands and new data are recorded in a cell and received with the second channel 31 to the transmitter output pulses slice is output from the second delay line 29. As the address register, any types of registers with a dynamic clock input can be used, for example, IC K555TM9 (two cases).

Память 3 команд предназначена для хранения управляющей программы с возможностью ее модификации, при этом вход ВК служит для отключения памяти (перевода входов-выходов данных в высокоомное состояние) подачей нан его логической "1" или для задания (при подаче логического "0") совместно с входом ЗП режима считывания (на входе ЗП логическая "1") или записи (на входе ЗП логический "0") данных. Память команд может быть реализована на без статических ОЗУ, например, ИМС К537РУ10 с подпиткой от малогабаритных аккумуляторов. При длительном отсутствии необходимости модификации содержимого памяти команд микросхема ОЗУ К537РУ10 может быть заменена микpосхемой ПЗУ типа К537РФ2, идентичной цоколевкой, что позволяет производить указанную замену без дополнительных доработок печатных плат. The memory of 3 commands is intended for storing the control program with the possibility of modifying it, while the VK input serves to disable the memory (transfer the data inputs / outputs to a high-impedance state) by supplying it with its logical “1” or for setting (when applying a logical “0”) together with the input of the RF of the read mode (at the input of the RF logical "1") or records (at the input of the RF logical "0") data. The command memory can be implemented without static RAM, for example, IC K537RU10 with recharge from small batteries. With a long absence of the need to modify the contents of the command memory, the RAM chip K537RU10 can be replaced by a chip of the ROM type K537RF2, identical to the pinout, which allows the specified replacement without additional modifications to the printed circuit boards.

Цифровой дисплей 4 предназначен для визуального отображения восьмизначного кода информации, поступающей на шину ШФАД, а именно адреса модифицируемой ячейки памяти 3 команд, данных, хранящихся по этому адресу, новых данных, записываемых в модифицируемую ячейку, а также адреса выполненной команды при работе в режимах ПШ, АВТ. The digital display 4 is intended for visual display of an eight-digit code of information received on the SHFAD bus, namely the address of the modified memory cell of 3 commands, data stored at this address, new data recorded in the modified cell, as well as the address of the executed command when operating in PN modes , ABT.

Блок 5 клавиатуры адреса (данных) управления предназначен для набора с помощью кнопок "0" - "7" восьмеричного кода адреса ячейки памяти 3 команд и новых данных, записываемых в эту ячейку, для считывания из памяти команд по адресу набранному кнопками "0" - "7" старых и записи новых данных при помощи кнопки З/С, при этом первому нажатию кнопки соответствует считывание, а второму - запись данных, для задания с помощью тумблера КОР/ПШ/АВТ одного из трех режимов (коррекция, ПОШ, АВТ) работы системы и для пошагового выполнения команд с помощью кнопки Ш, каждому нажатию которой соответствует выполнение одной команды, причем встроенная схема подавления дребезга обеспечивает защиту первого 6 и второго 9 триггеров и счетчика 10 от импульсов дребезга. Средние контакты 1 кнопок и тумблера соединены с общим проводом, поэтому при их замыкании на прямых выходах 1-8, 10, 11 блока 5 появляется логический "0", а на инверсных выходах 9, 12 - логический "1". The keypad 5 of the control address (data) key is intended for dialing with the buttons “0” - “7” the octal code of the memory address of the command 3 commands and new data recorded in this cell, for reading from the memory of the commands at the address typed by buttons “0” - "7" old and write new data using the Z / C button, while the first press of the button corresponds to reading, and the second - data recording, for setting one of the three modes using the KOR / PSh / AV toggle switch (correction, SEP, AUT) system operation and for step-by-step execution of commands using the Ш button, each the pressing of which corresponds to the execution of one command, and the built-in chatter suppression circuitry protects the first 6 and second 9 triggers and counter 10 from chatter pulses. The middle contacts 1 of the buttons and the toggle switch are connected to a common wire, so when they are shorted, the logic “0” appears on the direct outputs 1-8, 10, 11 of block 5, and the logical “1” appears on the inverted outputs 9, 12.

Первый триггер 6 предназначен для выработки сигнала управления режимом пошагового или автоматического выполнения команд блоком 1 управления, при этом установочный вход S служит для приема логического "0" с выхода 11 блока 5 при установке тумблера КОР/ПЩ/АВТ в положение АВТ, блокирующего входы R и С триггера и устанавливающего на его выходе логическую "1", поступающую на вход SS блока 1 управления и разрешающую ему непрерывное выполнение команд, т. е. автоматический режим работы. Установочный вход R служит для приема в режиме ПШ импульса САВУ, который устанавливает на выходе триггера логический "0", запрещающий выполнение команды, тактовый вход служит для приема импульса с выхода 12 блока 5 при нажатии кнопки Ш, кратковременно (на время выполнения одной команды) устанавливающего на выходе триггера логическую "1", после чего импульс САВУ вновь устанавливает логический "0". Целесообразно применение в качестве данного триггера ИМС К555ТМ2. The first trigger 6 is designed to generate a control signal for the step-by-step or automatic execution of commands by the control unit 1, while the installation input S serves to receive a logical “0” from the output 11 of block 5 when the KOP / ПЩ / АВТ toggle switch is set to the ABT position blocking the inputs R and From the trigger and setting the logic “1” at its output, which goes to the input of the SS of the control unit 1 and allows it to continuously execute commands, that is, an automatic operation mode. The setup input R is used to receive a SAVU pulse in the PN mode, which sets a logical “0” at the trigger output that prohibits the execution of a command, a clock input serves to receive a pulse from the output 12 of block 5 when the Ш button is pressed, briefly (for the duration of one command) setting the trigger output to logical "1", after which the impulse SAVU again sets the logical "0". It is advisable to use IC K555TM2 as this trigger.

Шифратор 7 предназначен для преобразования восьмеричной цифры, соответствующей нажатой кнопке "0" - "7", в ее двоичный эквивалент, при этом входы 0-7 служат для приема с выходов 1-8 блока 5 сигналов при нажатии кнопок "0" - "7", выход 1 вырабатывает положительный импульс КОД, сопровождающий каждое нажатие кнопок, а на трех информационных выходах 2 формируются двоичный код, например при нажатии кнопки "5" формируется код "101". В качестве шифратора 7 может быть применена ИМС К555ИВ1. The encoder 7 is designed to convert the octal digit corresponding to the pressed button "0" - "7" to its binary equivalent, while inputs 0-7 are used to receive signals from outputs 1-8 of block 5 when the buttons "0" - "7 are pressed ", output 1 generates a positive CODE pulse that accompanies each button press, and a binary code is generated at the three information outputs 2, for example, when the button" 5 "is pressed, the code" 101 "is generated. As the encoder 7 can be applied IC K555IV1.

Первый элемент 2И 8 предназначен для управления буферным приемопередатчиком 34, вход ВК которого подключен к выходу данного элемента, при этом в режимах ПШ, АВТ приемопередатчик включается подачей на вход ВК уровня логического "0", а в режиме КОР отключается (переводится в высокоомное состояние) подачей на вход ВК уровня логической "1". The first element 2I 8 is designed to control the buffer transceiver 34, the VC input of which is connected to the output of this element, while in the modes ПШ, АВТ the transceiver is turned on by supplying a logical “0” level to the VC input, and is switched off in the KOP mode (it is transferred to the high-resistance state) supplying a logical "1" level to the VK input.

Второй триггер 9 предназначен, во-первых, для разделения каналов передачи кодов адреса и кода данных от ШАД 3 и ШАД 2 и, во-вторых, для формирования импульсов считывания данных из памяти 3 команд и записи данных, при этом установочный вход служит для начальной установки, информационный вход D подключен к инверсному выходу триггера, обеспечивая работу триггера в счетном режиме, тактовый вход С является следовательно, счетным входом и служит для переключения триггера. Исходная комбинация уровней (1, 0) на прямом и инверсном выходах соответственно, поступая на управляющие входы Е1, Е2 сдвоенного дешифратора 16, включает его верхнюю половину и обеспечивает передачу кода адреса по каналу ШАДЗ - регистры 22, 23, 24, 25 - канальный передатчик 30 - ШАД2, противоположная комбинация (0, 1), полученная в результате переключения триггера по фронту импульса, поступающего с выхода 9 блока 5 при нажатии кнопки З/С включает нижнюю половину сдвоенного дешифратора и обеспечивает передачу кода данных по каналу ШАД 3 - регистры 26, 27, 28 - канальный передатчик 31 - ШАД2. Перепады уровней на выходах триггера при его переключении преобразуются первой 15 или второй 17 дифференцирующей цепью в импульсы, используемые соответственно для считывания или записи. Второй триггер также может быть выполнен на базе ИМС К555ТМ2. The second trigger 9 is designed, firstly, to separate the transmission channels of the address codes and data code from SHAD 3 and SHAD 2 and, secondly, to generate pulses for reading data from the memory of 3 commands and writing data, while the installation input serves as the initial installation, the information input D is connected to the inverse output of the trigger, ensuring the operation of the trigger in the counting mode, the clock input C is therefore a counting input and serves to switch the trigger. The initial combination of levels (1, 0) at the direct and inverse outputs, respectively, arriving at the control inputs E1, E2 of the dual decoder 16, turns on its upper half and ensures the transmission of the address code via the ShADZ channel - registers 22, 23, 24, 25 - channel transmitter 30 - SHAD2, the opposite combination (0, 1), obtained by switching the trigger along the edge of the pulse coming from the output 9 of block 5 when the Z / C button is pressed, turns on the lower half of the dual decoder and ensures the transmission of the data code on the channel ShAD 3 - registers 26 , 27, 28 - ka cial transmitter 31 - SHAD2. The level differences at the outputs of the trigger when it is switched are converted by the first 15 or second 17 differentiating circuit into pulses, respectively used for reading or writing. The second trigger can also be performed on the basis of IC K555TM2.

Счетчик 10 предназначен для подсчета числа нажатий кнопок "0" - "7", при этом установочный вход R2 служит для начальной установки, установочный вход R1 служит для сброса счетчика при нажатии кнопки З/С, счетный вход служит для приема импульсов КОД с выхода 1 шифратора 7, выходы 1, 2 служат для вывода двоичного кода числа нажатий. В качестве счетчика 10 можно использовать любой двоичный счетчик, например типа К555ИЕ5. The counter 10 is designed to count the number of button presses "0" - "7", while the installation input R2 is used for initial installation, the installation input R1 is used to reset the counter when the Z / C button is pressed, the counting input is used to receive CODE pulses from output 1 encoder 7, outputs 1, 2 are used to output the binary code of the number of clicks. As the counter 10, you can use any binary counter, for example type K555IE5.

Инвертор 11 предназначен для получения инвертированных импульсов КОД. Первая линия 12 задержки предназначена для задержки импульсов записи данных в память 3 команд на время t1, поступающих на ее вход с выхода второй дифференцирующей цепи 15. Первый 13 и второй 14 элементы 2И-НЕ предназначены для инвертирования и передачи импульсов КОД через третий 19 и четвертый 30 элементы 2И на входы ВК соответственно первого 30 и второго 31 канальных передатчиков, при этом входы 1 служат для приема импульсов КОД, входы 2 разрешают работу данного элемента при подаче на них логической "1" или блокируют при подаче логического "0". Так как вход 2 элемента 2И-НЕ 13 подключен к прямому выходу триггера 9, а вход 2 элемента 2И-НЕ 14 - к инверсному выходу, то данные элементы работают поочередно: в исходном состоянии триггера 9 (при задании адреса) работает элемент 2И-НЕ 13, передавая импульсы КОД через третий элемент 2И 19 на вход ВК первого канального передатчика 30, а после переключения триггера (при задании данных) работает элемент 2И-НЕ 14, передавая импульсы КОД через четвертый элемент 2И 20 на вход ВК второго канального передатчика 31. Первая дифференцирующая цепь 15 предназначена для преобразования отрицательного перепада уровня на инверсном выходе второго триггера 9 в отрицательный импульс "Запись". The inverter 11 is designed to receive inverted pulses of the CODE. The first delay line 12 is designed to delay the pulses of writing data into the memory of 3 commands at a time t1 received at its input from the output of the second differentiating circuit 15. The first 13 and second 14 elements 2I-NOT are designed to invert and transmit pulses of the CODE through the third 19 and fourth 30 elements 2I to the VK inputs of the first 30 and second 31 channel transmitters, while inputs 1 are used to receive COD pulses, inputs 2 enable the operation of this element when a logical “1” is supplied to them or block when a logical “0” is applied. Since the input 2 of the 2I-NOT 13 element is connected to the direct output of the trigger 9, and the input 2 of the 2I-NOT 14 element is connected to the inverse output, these elements work alternately: in the initial state of the trigger 9 (when setting the address), the 2I-NOT element 13, transmitting COD pulses through the third element 2I 19 to the VC input of the first channel transmitter 30, and after switching the trigger (when setting data), element 2I-NOT 14 works, transmitting COD pulses through the fourth element 2I 20 to the VC input of the second channel transmitter 31. The first differentiating circuit 15 is for reobrazovaniya negative level difference at the inverse output of the second flip-flop 9, a negative pulse "Record".

Сдвоенный дешифратор 16 предназначен для получения распределенной по выходам 1-7 последовательности тактовых импульсов, по срезу которых код адреса или данных последовательно фиксируется в регистрах 22, 23, 24, 25 (адрес), 26, 27, 28 (данные), при этом адресные входы Do, D1 служат для адресации выхода дешифратора в пределах одной половины, информационные входы V1, V2 служат для приема информации (в данном случае инвертированного импульса КОД), которая поступает на адресные выход дешифратора, управляющие входы Е1, Е2 служат для включения верхней или нижней половины дешифратора в зависимости от комбинации уровней на выходах триггера 9. Сдвоенный дешифратор 16 может быть реализован на базе ИМС К555ИД4. The dual decoder 16 is designed to receive a sequence of clock pulses distributed over the outputs 1-7, at the slice of which the address or data code is sequentially fixed in registers 22, 23, 24, 25 (address), 26, 27, 28 (data), while address inputs Do, D1 are used to address the output of the decoder within one half, information inputs V1, V2 are used to receive information (in this case, an inverted CODE pulse), which is fed to the address output of the decoder, control inputs E1, E2 are used to turn on the upper or lower P than half of the decoder depending on the combination of the levels at the outputs of latch 9. The dual decoder 16 may be implemented on the basis of IC K555ID4.

Вторая дифференцирующая цепь 17 предназначена для преобразования отрицательного перепада уровня на прямом выходе второго триггера 9 в отрицательный импульс "Считывание". The second differentiating circuit 17 is designed to convert a negative level difference at the direct output of the second trigger 9 into a negative “Read” pulse.

Второй элемент 2И 18 предназначен для включения памяти 3 команд при считывании или записи данных, при этом вход 1 принимает импульсы "Считывание" при считывании данных, вход 2 принимает задержанные импульсы "Запись" с первой лини 12 задержки при записи данных. Третий элемент 2И 19 предназначен для включения первого канального передатчика 30 при передаче кода адреса на ШАД2, при этом вход 1 служит для приема инвертированных импульсов КОД при наборе восьмеричного кода адреса, а вход 2 - для приема импульсов "Запись" при восстановлении кода адреса перед записью данных. Четвертый элемент 2И 20 предназначен для включения второго канального передатчика 31 при передаче кода данных на ШАД 2, при этом вход 1 служит для приема инвертированных импульсов КОД при наборе восьмеричного кода данных, а вход 2 - для приема задержанного импульса "Запись" с выхода первой линии 12 задержки при записи данных. The second element 2I 18 is designed to turn on the memory of 3 commands when reading or writing data, while input 1 receives pulses "Read" when reading data, input 2 receives delayed pulses "Write" from the first line 12 of the delay when writing data. The third element 2I 19 is designed to turn on the first channel transmitter 30 when transmitting the address code to SHAD2, while input 1 is used to receive inverted COD pulses when dialing the octal address code, and input 2 is for receiving “Write” pulses when restoring the address code before recording data. The fourth element 2I 20 is designed to turn on the second channel transmitter 31 when transmitting the data code to SHAD 2, while input 1 is used to receive inverted COD pulses when dialing an octal data code, and input 2 is for receiving a delayed “Write” pulse from the output of the first line 12 delays when recording data.

Элемент 3И 21 предназначен для получения импульса, фиксирующего после прохождения через вторую линию 29 задержки и третий элемент 2И-НЕ 35 на тактовый вход С с регистра 2 адреса информацию, поступающую по ШАД2 на его информационные входы, при этом вход 1 принимает инвертированные импульсы КОД, фиксирующие адрес-данные, набираемые с блока 5, вход 2 - импульсы "Считывание", фиксирующие данные, выводимые из памяти команд при считывании, вход 3 - импульсы "Запись", фиксирующие адрес, восстанавливаемый на адресных входах памяти команд перед записью данных. Element 3I 21 is designed to receive a pulse that, after passing through the second delay line 29 and the third element 2I-NOT 35 to clock input C from register 2 of the address, information arriving at SHAD2 to its information inputs, while input 1 receives inverted COD pulses, fixing the address data collected from block 5, input 2 - pulses "Read", fixing data output from the command memory when reading, input 3 - pulses "Recording", fixing the address restored on the address inputs of the command memory before writing data .

Регистры 22, 23, 24, 25 предназначены для последовательного распределения по разрядам ШАД2, начиная со старшего разряда, двоичных трехразрядных кодов - эквивалентов восьмеричных цифр кода адреса и промежуточного хранения адреса для его последующего восстановления перед записью данных, при этом тактовые входы 1 служат для приема импульсов с выходов 1, 2, 3, 4 сдвоенного дешифpатора 16, а информационные входы 2 - для приема информации, например первым нажатием одной из кнопок "0" - "7" формируют старший восьмеричный разряд адреса, двоичный эквивалент которого поступает на информационные входы 2 всех регистров, однако тактовый импульс поступает только на вход 1 регистра 22, при следующем нажатии формируют следующий восьмеричный разряд, двоичный эквивалент которого фиксируется регистром 23 и т. д. Указанные регистры реализованы на базе ИМС К155ИР1. Регистры 26, 27. 28 по назначению аналогичны регистрам 22, 23, 24, 25, но распределяют и хранят не адрес, а данные, при этом тактовые импульсы поступают с выходов 5, 6, 7 нижней половины сдвоенного дешифратора 16. Registers 22, 23, 24, 25 are designed for sequential distribution by bits of SHAD2, starting with the highest order, binary three-digit codes - equivalents of octal digits of the address code and intermediate storage of the address for its subsequent restoration before recording data, while clock inputs 1 are used to receive pulses from the outputs 1, 2, 3, 4 of the dual decoder 16, and the information inputs 2 to receive information, for example, by first pressing one of the buttons "0" - "7" form the senior octal digit of the address, the binary equivalent of a cat cerned is supplied to data inputs of all registers 2, however, only a clock pulse is supplied to the input register 22 1, the next following pressing form octal digit, binary equivalent of 23 which is fixed register and t. d. These registers are implemented on the base IC K155IR1. Registers 26, 27. 28 are similar in purpose to registers 22, 23, 24, 25, but they do not distribute and store data, but data, and clock pulses come from outputs 5, 6, 7 of the lower half of the dual decoder 16.

Вторая линия 29 задержки предназначена для задержки импульса, поступающего с выхода элемента 3И 21 на время t2 по отношению к информации, поступающей на информационные входы регистра 2 адреса, при этом t2 < t1. The second delay line 29 is designed to delay the pulse from the output of element 3I 21 at time t2 with respect to the information received at the information inputs of address register 2, with t2 <t1.

Первый канальный передатчик 30 предназначен для подключения выходов регистров 22, 23, 24, 25 и ШАД2 при передаче на нее адреса, в остальное время передатчик отключен. Второй канальный передатчик 31 предназначен для подключения выходов регистров 26, 27, 28 и ШАД2 при передаче на нее данных, в остальное время передатчик отключен. Передатчики выполнены на базе ИМС К589АП16. The first channel transmitter 30 is designed to connect the outputs of the registers 22, 23, 24, 25 and SHAD2 when the address is transmitted to it, the rest of the time the transmitter is turned off. The second channel transmitter 31 is designed to connect the outputs of the registers 26, 27, 28 and SHAD2 when transmitting data to it, the rest of the time the transmitter is turned off. The transmitters are based on the IC K589AP16.

Пятый элемент 2И 32 предназначен для управления вводом информации через буферный приемопередатчик 34, при этом на вход 1 поступает импульс РВК с блока 1 управления и разрешает ввод кода команды из памяти 3 команд, а на вход 2 поступает импульс ЧТОУ с блока 1 управления и разрешает ввод информации от объектов управления. Шестой элемент 2И 33 предназначен для включения памяти 3 команд, при этом вход 1 служит для приема импульсов РВК с блока 1 управления, обеспечивающих вывод из памяти кода выполняемой команды при работе системы в режимах ПШ и АВТ, а вход 2 служит для приема импульсов с выхода второго элемента 2И 18, обеспечивающих вывод данных по заданному адресу при считывании и запись данных при работе системы в режиме КОР. The fifth element 2I 32 is designed to control the input of information through the buffer transceiver 34, while the input 1 receives the pulse RVK from the control unit 1 and allows the input of the command code from the memory of 3 teams, and the input 2 receives the pulse WHAT from the control unit 1 and allows input information from management objects. The sixth element 2I 33 is designed to turn on the memory of 3 commands, while input 1 serves to receive RVC pulses from the control unit 1, which provides the output from the memory of the code of the command being executed when the system is operating in the PN and AVT modes, and input 2 serves to receive pulses from the output the second element 2I 18, providing the output of data at a given address when reading and writing data when the system is in KOR mode.

Буферный приемопередатчик 34 предназначен для повышения нагрузочной способности входов-выходов адреса-данных блока 1 управления и для изоляции ШАД1 и ШАД2 друг от друга при работе системы в режиме КОР и может быть реализован на базе ИМС К589АП16. The buffer transceiver 34 is designed to increase the load-carrying capacity of the input-output addresses and data of the control unit 1 and to isolate the SHAD1 and ShAD2 from each other when the system is operating in the KOR mode and can be implemented on the basis of the K589AP16 IC.

Третий элемент 2И-НЕ 35 предназначен для получения положительного импульса, по фронту которого регистр 2 адреса фиксирует поступающую на ШАД2 информацию, при этом вход 1 служит для приема импульсов САВУ с блока 1 управления, фиксирующих адреса памяти 3 команд и объектов управления, а вход 2 - для приема импульсов с выхода второй линии 29 задержки, фиксирующих адрес и данные, поступающие с выходов первого 30 и второго 31 канальных передатчиков и входов-выходов данных памяти 3 команд. The third element 2I-NOT 35 is designed to receive a positive pulse, on the front of which the address register 2 fixes the information coming in to SHAD2, while input 1 serves to receive SAVU pulses from the control unit 1, fixing the memory addresses of 3 commands and control objects, and input 2 - for receiving pulses from the output of the second delay line 29, fixing the address and data coming from the outputs of the first 30 and second 31 channel transmitters and inputs / outputs of the data memory of 3 teams.

Интерфейсный блок 36 служит для организации стробируемого обмена информацией между блоком 1 управления и объектом управления, при этом вход ЗП служит для стробирования вывода информации из блока управления через ШАД1, ШАД2 на ШСО, подключенную к ОУ, вход ЧТ служит для стробирования ввода информации от ОУ в обратном порядке в блок 1 управления, входы-выходы 1, 2 служат для передачи информации, адресные входы служат для адресации ОУ. Интерфейсный блок может быть реализован на базе ИМС КР580 ВА55, число которых варьирует в зависимости от числа адресуемых ОУ. The interface unit 36 is used to organize a gated exchange of information between the control unit 1 and the control object, while the input of the RFP serves to gate the output of information from the control unit through SHAD1, SHAD2 to the SSO connected to the op-amp, the input of the CT serves to gate the input of information from the op-amp into in the reverse order to the control unit 1, the inputs / outputs 1, 2 are used to transmit information, the address inputs are used to address the op-amp. The interface unit can be implemented on the basis of the KR580 VA55 IC, the number of which varies depending on the number of addressable op-amps.

Микропроцессорная система управления технологическими процессами работает следующим образом. The microprocessor-based process control system operates as follows.

При установке тумблера КОР/ПШ/АВТ задания режима работы системы в положение АВТ, соответствующее режиму АВТ, на выходе 11 блока 5 устанавливается логический "0", который через первый элемент 2И 8 поступает на вход ВК буферного приемопередатчика 34 и включает его, разрешая обмен информаций между ШАД1 и ШАД2, направление которого определяется уровнем на входе ВВ приемопередатчика 34. Логический "0" с выхода 11 блока 5 поступает также на установочный вход S первого триггера 6 и устанавливает на его выходе уровень логической "1", которая поступает на вход SS блока 1 управления и переводит его в режим АВТ. По окончании импульса начальной установки, сопровождающего подачу на систему напряжения питания, поступающего по ШНУ на вход RES блока 1 управления, последний начинает последовательную выборку и выполнение команд, хранящихся в памяти 3 команд, начиная с нулевого адреса. Адрес команды с входов-выходов адреса-данных блока 1 управления поступает по ШАД1 через включенный буферный приемопередатчик 34 на ШАД2 и далее на информационные входы регистра 2 адреса. Вывод адреса стробируется импульсом САВУ, который с выхода САВУ блока 1 управления через третий элемент 2И-НЕ 35 поступает на тактовый вход С регистра 2 адреса, фиксируя адрес на его выходах, подключенных через ШФАД к адресным входам памяти 3 команд. После фиксации адреса входы-выходы адреса-данных блока 1 управления
устанавливаются в высокоимпедансное состояние, а на выходе РВК формируется импульс, который через шестой элемент 2И 33 поступает на вход ВК памяти 3 команд, выводя код команды через входы-выходы данных на ШАД2, и через пятый элемент 2И 32 поступает на вход ВВ буферного приемопередатчика 34, задавая ему направление передачи информации от ШАД2 к ШАД1 и далее к входам-выходам блока 1 управления, который считывает и выполняет данную команду, после чего описанный выше цикл повторяется, начиная с вывода адреса следующей команды.When the KOR / PSh / AV toggle switch is set to set the system operation mode to the ABT position corresponding to the AVT mode, a logical "0" is set at the output 11 of block 5, which, through the first element 2I 8, enters the VK input of the buffer transceiver 34 and turns it on, allowing exchange information between SHAD1 and SHAD2, the direction of which is determined by the level at the input of the explosive transceiver 34. Logical "0" from the output 11 of block 5 also goes to the installation input S of the first trigger 6 and sets the logic 1 level at its output, which is input SS control unit 1 and puts it in the AVT mode. At the end of the initial installation pulse, accompanying the supply of a supply voltage to the system, supplied via the SHNU to the input of the control unit 1, the latter starts sequential sampling and execution of the commands stored in the memory of 3 commands, starting from the zero address. The command address from the inputs / outputs of the data address of the control unit 1 is supplied by SHAD1 through the included buffer transceiver 34 to SHAD2 and then to the information inputs of address register 2. The output of the address is gated by the SAVU pulse, which from the output of the SAVU of the control unit 1 through the third element 2I-NOT 35 goes to the clock input from the address register 2, fixing the address at its outputs connected through the SHFAD to the address inputs of the memory of 3 teams. After fixing the address, the inputs / outputs of the data address of the control unit 1
are set to a high-impedance state, and a pulse is generated at the output of the RVC, which through the sixth element 2I 33 is fed to the input of the VK memory of 3 teams, outputting the command code through the data inputs / outputs to SHAD2, and through the fifth element 2I 32 is fed to the input of the BB buffer transceiver 34 , giving him the direction of information transfer from SHAD2 to SHAD1 and then to the inputs and outputs of the control unit 1, which reads and executes this command, after which the cycle described above is repeated, starting from the output of the address of the next command.

Обмен информацией с объектами управления (ОУ) происходит по инициативе управляющей программы при выборке блоком 1 управления специальной команды (MOVX для ОЭВМ К1816 ВЕ35), при выполнении которой блок управления сначала формирует адрес ОУ, который аналогично адресу команды фиксируется регистром 2 адреса и по ШФАД поступает на адресные входы интерфейсного блока 36, затем вырабатывает стробирующий импульс ЧТОУ, если информация вводится из ОУ в блок управления, или ЗПОУ, если информация выводится из блока управления и поступает в ОУ. Импульс ЧТОУ поступает на вход ЧТ интерфейсного блока, при этом входы-выходы 2 подключаются к входам-выходам 1 и информация от ОУ по шине ШСО через интерфейсный блок поступает на ШАД2. Импульс ЧТОУ через пятый элемент 2И 32 поступает также на вход ВВ буферного приемопередатчика, обеспечивая передачу информации с ШАД2 на ШАД1 и далее в блок управления. Импульс ЗПОУ поступает на вход ЗП интерфейсного блока, фиксируя информацию, поступившую на входы-выходы 1, на входах-выхода 2, при этом информация, выводимая из блока управления поступает по ШСО к адресуемым ОУ. Information is exchanged with control objects (DU) at the initiative of the control program when a control unit 1 selects a special command (MOVX for ОЭВМ К1816 BE35), during which the control unit first generates an address of the DU, which, similarly to the command address, is recorded by address register 2 and receives to the address inputs of the interface unit 36, then it generates a gating impulse WHAT if information is input from the op-amp into the control unit, or ZPOU if the information is output from the control unit and enters the op-amp. The WHTU pulse is fed to the input of the interface unit's TH, while the inputs-outputs 2 are connected to the inputs-outputs 1 and the information from the op-amp via the SSD bus through the interface unit is fed to SHAD2. The CHTOU impulse through the fifth element 2I 32 is also fed to the input BB of the buffer transceiver, ensuring the transfer of information from SHAD2 to SHAD1 and then to the control unit. The ZPOU impulse arrives at the input of the interface unit, fixing the information received at the inputs-outputs 1, at the inputs-outputs 2, while the information output from the control unit is transmitted via the SSO to the addressable op-amps.

Заметим, что на входах 2 третьего элемента 2И-НЕ 35 и шестого элемента 2И 33, участвующих в передаче соответственно импульсов САВУ и РВК, присутствуют логические "1", а выходы канальных передатчиков 30 и 31 находятся в высокоимпедансном состоянии, что не препятствует нормальному функционированию системы в режиме АВТ. Note that at inputs 2 of the third element 2I-NOT 35 and the sixth element 2I 33 participating in the transmission of SAVU and RVK pulses, respectively, there are logical “1”, and the outputs of the channel transmitters 30 and 31 are in a high-impedance state, which does not interfere with normal operation systems in AUT mode.

При переключении тумблера КОР/ПШ/АВТ в положении ПШ, соответствующее режиме ПШ, на выходе 11 блока 5 устанавливается логическая "1" и импульс САВУ, поступающий с блока 1 управления на установочный вход R первого триггера 6, устанавливает на его выходе уровень логического "0", который поступает на вход SS блока 1 управления, переводит его в режим ПШ, а на выходе 10 блока 5 устанавливается логический "0", который через первый элемент 2И 8 поступает на вход ВК буферного приемопередатчика 34, оставляя его во включенном состоянии, при этом на адресных входах памяти 3 команд зафиксирован адрес подлежащей выполнению команды. Как указывалось выше, выборка и выполнение команды возможно при наличии на входе SS блока 1 управления уровня логической "1", установка которого осуществляется нажатием кнопки Ш блока 5, при этом на его выходе 12 формируется положительный импульс, переключающий первый триггер 6, на выходе которого подключенном к входу SS блока 1 управления, устанавливается логическая "1". После выполнения команды блок управления выводит адрес следующей команды, фиксируемый на адресных входах памяти 3 команд импульсом САВУ, который, отступая на установочный вход R первого триггера 6, вновь устанавливает на его выходе уровень логического "0". Таким образом, выполнение команды производится нажатием кнопки Ш. When the switch KOR / PSH / AVT is switched in the PN position, corresponding to the PS mode, the logical "1" is set at the output 11 of block 5 and the SAVU pulse coming from the control unit 1 to the installation input R of the first trigger 6 sets the logic level at its output 0 ", which goes to the input SS of the control unit 1, puts it in the PN mode, and at the output 10 of block 5, the logical" 0 "is set, which through the first element 2I 8 goes to the input of the VC buffer transceiver 34, leaving it in the on state, at the same time on the address inputs p Names of 3 teams The address of the command to be executed is fixed. As indicated above, the selection and execution of the command is possible if there is a logic level “1” at the input of the SS block 1, the installation of which is carried out by pressing the button Ш of block 5, and a positive pulse is generated at its output 12, switching the first trigger 6, the output of which connected to the SS input of the control unit 1, a logical "1" is set. After the command is executed, the control unit displays the address of the next command, which is fixed on the address inputs of the memory of 3 commands by the SAVU pulse, which, retreating to the installation input R of the first trigger 6, again sets the logic level “0” at its output. Thus, the command is executed by pressing the button W.

При переключении тумблера КОР/ПШ/АВТ в положение КОР, соответствующее режиму КОР, на выходе 11 блока 5 сохраняется, а на выходе 10 устанавливается логическая "1", при этом на выходе первого элемента 2И 8 также устанавливается логическая "1", которая, поступая на вход ВК буферного приемопередатчика 34, отключает его, изолируя ШАД1 и ШАД2 друг от друга. Заметим, что импульс начальной установки по ШНУ поступает также на установочный вход второго триггера 9, устанавливая на его прямом и инверсном выходах исходную комбинацию логических уровней (1, 0), и на установочный вход R2 счетчика 10, устанавливая на его выходах 1, 2 логически "0". Так как на выходе 11 блока 5 сохранилась логическая "1" управления, при этом на выходах САВУ и РВК присутствуют уровни логической "1". Работа системы в режиме КОР состоит из четырех последовательных этапов: задание (набор) восьмеричного кода адреса с помощью кнопок "0" - "7" блока 5, при этом код адреса индицируется цифровым дисплеем 4; считывание данных из памяти 3 команд по заданному адресу, при этом адресная информация на дисплее 4 заменяется данными; задание также с помощью кнопок "0" - "7" новых данных с индикацией на дисплее 4; запись новых данных в память команд по заданному адресу. When the switch KOR / PSh / AVT is switched to the KOR position corresponding to the KOR mode, the output 11 of block 5 is saved, and the output 10 is set to logical "1", while the output of the first element 2I 8 is also set to logical "1", which, arriving at the input of the VK buffer transceiver 34, turns it off, isolating SHAD1 and SHAD2 from each other. Note that the pulse of the initial installation via the SHNU also arrives at the installation input of the second trigger 9, setting the initial combination of logic levels (1, 0) on its direct and inverse outputs, and at the installation input R2 of the counter 10, setting logically on its outputs 1, 2 "0". Since at the output 11 of block 5 the logical "1" control was preserved, while at the outputs of the SAVU and RVK there are levels of the logical "1". The operation of the system in the KOR mode consists of four successive steps: setting (dialing) the octal address code using the buttons "0" - "7" of block 5, and the address code is indicated by a digital display 4; reading data from the memory of 3 commands at a given address, while the address information on the display 4 is replaced by data; setting also with the buttons "0" - "7" new data with the display 4; writing new data to the command memory at the specified address.

Каждое нажатие кнопки "0" - "7" сопровождается появлением на выходе 1 шифратора 7 положительного импульса КОД, одновременно с которым на выходах 2 шифратора формируется двоичный код нажатой кнопки, например кнопке "5" соответствует код "101", кнопке "3" - "011". Импульсы КОД поступают на счетный вход С счетчика 10, устанавливая на его выходах 1, 2, подключенных к адресным входам D0, D1 сдвоенного дешифратора, двоичный код числа нажатий кнопок "0" - "7", при этом один из выходов 1, 2, 3, 4 верхней половины дешифратора, адресуемый данным кодом, подключается к информационным входам V1, V2, на которые через инвертор 11 поступают инвертированные импульсы КОД. Выбор верхней половины дешифратора обусловлен поступлением на его управляющие входы Е1, Е2 комбинации логических уровней (1, 0), соответствующей исходному состоянию второго триггера 9. Таким образом, отрицательные импульсы КОД последовательно поступают с выходов 1, 2, 3, 4 дешифратора на тактовые входы 1 регистров 22, 23, 24, 25, фиксируя в них двоичные коды нажатых кнопок, поступающие на их информационные входы 2 по ШАД3 с выходов 2 шифратора 7. Первым нажатием код нажатой кнопки, соответствующий старшему разряду адреса, записывается в регистр 23 и т. д. Импульсы КОД поступают также на входы 1 первого 13 и второго 14 элементов 2И-НЕ, при этом второй элемент 2И-НЕ блокирован логический "0", поступающим
на его вход 2 с инверсного выхода второго триггера 9, находящегося в исходном состоянии. С выхода первого элемента 2И-НЕ 13 инвертированный импульс КОД через третий элемент 2И 19 поступает на вход ВК первого канального передатчика 30 и включает его, при этом фиксируемый в регистрах 22, 23, 24, 25 адрес по ШАД2 поступает на информационные входы регистра 2 адреса. Инвертированный импульс КОД с выхода инвертора 11 поступает также на вход 1 элемента 3И 21 и далее через вторую линию 29 задержки и третий элемент 2И-НЕ 35 на тактовый вход С регистра 2 адреса, фиксируя набираемый адрес, который с выходов регистра адреса по ШФАД поступает на входы цифрового дисплея 4 и адресные входы памяти 3 команд. Таким образом, адрес запоминается в регистрах 22, 23, 24, 25 и фиксируется в регистре 2 адреса.Each press of the button "0" - "7" is accompanied by the appearance of a positive CODE pulse at the output of encoder 7, at the same time a binary code of the pressed button is generated at the outputs of the encoder 2, for example, the button "5" corresponds to the code "101", the button "3" - "011". The CODE pulses arrive at the counting input from the counter 10, setting at its outputs 1, 2 connected to the address inputs D0, D1 of the dual decoder, the binary code for the number of button presses is “0” - “7”, while one of the outputs 1, 2, 3, 4 of the upper half of the decoder, addressed by this code, is connected to the information inputs V1, V2, to which inverted COD pulses are received through the inverter 11. The choice of the upper half of the decoder is due to the combination of logical levels (1, 0) corresponding to the initial state of the second trigger 9 at its control inputs E1, E2. Thus, the negative COD pulses are sequentially supplied from the outputs 1, 2, 3, 4 of the decoder to the clock inputs 1 registers 22, 23, 24, 25, fixing in them the binary codes of the pressed buttons, received at their information inputs 2 by SHAD3 from the outputs 2 of the encoder 7. With the first press, the code of the pressed button corresponding to the highest order of the address is written in register 23, etc. d. And CODE pulses also arrive at inputs 1 of the first 13 and second 14 elements 2I-NOT, while the second element 2I-NOT is blocked by a logical "0", received
to its input 2 from the inverse output of the second trigger 9, which is in the initial state. From the output of the first element 2I-NOT 13, the inverted COD pulse through the third element 2I 19 is fed to the VC input of the first channel transmitter 30 and turns it on, while the address recorded in registers 22, 23, 24, 25 is fed to the information inputs of address 2 register . The inverted CODE pulse from the output of the inverter 11 also goes to the input 1 of element 3I 21 and then through the second delay line 29 and the third element 2I-NOT 35 to the clock input from register 2 of the address, fixing the dialed address, which from the outputs of the address register through SHFAD goes to inputs of the digital display 4 and address inputs of memory 3 teams. Thus, the address is stored in registers 22, 23, 24, 25 and fixed in the register 2 addresses.

Второй этап - считывание данных из памяти 3 команд по заданному адресу производится нажатием кнопки З/С, при этом на выходе 9 блока 5 формируется положительный импульс, который поступает на установочный вход R1 счетчика 10, устанавливая на его выходах 1, 2 логический "0", и на тактовый вход С второго триггера 9, переключая его в состояние, обратное исходному, при этом на прямом выходе триггера формируется отрицательный перепад, преобразуемый первой дифференцирующей цепью 15 в импульс "Считывание", который через второй 18 и шестой 33 элементы 2И поступает на вход ВК памяти 3 команд, выводя на ШАД2 данные по заданному адресу. Импульс "Считывание" через элемент 3И 21, вторую линию 29 задержки и третий элемент 2И-НЕ 35 поступает также на тактовый вход С регистра 2 адреса, фиксируя данные, которые затем с выходов регистра адреса по ШФАД поступают на входы цифрового дисплея 4, при этом индицируемый на первом этапе работе адрес заменяется данными по этому адресу. Но адрес сохраняется в регистрах 22, 23, 24, 25. Ложная информация, кратковременно поступающая на ШАД2, в результате замены адреса на адресных входах памяти 3 данными по этому адресу регистром 2 адреса не фиксируется, так как фиксация происходит только по фронту импульса на его тактовом входе С и влияния на работу системы не оказывает. The second stage is the reading of data from the memory of 3 commands at a given address by pressing the Z / C button, and at the output 9 of block 5, a positive pulse is generated, which is fed to the setting input R1 of counter 10, setting logic “0” at its outputs 1, 2 , and to the clock input C of the second trigger 9, switching it to the state opposite to the original one, while a negative drop is formed on the direct output of the trigger, which is converted by the first differentiating circuit 15 into a “Read” pulse, which, through the second 18 and sixth 33 elements 2I of the input it emits 3 commands to the VK input of the memory, outputting data to the specified address to SHAD2. The “Read” impulse through element 3I 21, the second delay line 29 and the third element 2I-NOT 35 also goes to the clock input from address register 2, fixing data, which then goes from the outputs of the address register to the inputs of the digital display 4, while the address indicated at the first stage of operation is replaced by data at this address. But the address is stored in the registers 22, 23, 24, 25. The false information arriving at SHAD2 for a short time, as a result of replacing the address on the address inputs of memory 3 with data at this address, address 2 is not fixed, since fixing takes place only along the edge of the pulse on it clock input C and does not affect the operation of the system.

Третий этап - задание новых данных аналогичен заданию адреса, при этом комбинация потенциалов на управляющих входа Е1, Е2 сдвоенного дешифратора 16 в результате переключения второго триггера 9 изменяется на противоположную, включив вместо верхней нижнюю половину дешифратора. В результате при наборе данных отрицательные импульсы КОД через выходы 5, 6, 7 дешифратора поступают на тактовые входы 1 регистров 26, 27, 28, поразрядно записывая в них новые данные. Переключение второго триггера приводит к блокированию первого элемента 2И-НЕ 13, и импульсы КОД через второй элемент 2И-НЕ 14 и четвертый элемент 2И 20 поступают на вход ВК второго канального передатчика 31 и включают его, при этом запитываемые в регистры 26, 27, 28 данные по ШАД 2 поступают на информационные входы регистра 2 адреса. Вывод данных на цифровой дисплей 4 происходит идентично выводу адреса. The third stage - setting the new data is similar to setting the address, with the combination of potentials on the control inputs E1, E2 of the dual decoder 16 as a result of switching the second trigger 9 changes to the opposite, turning on the lower half of the decoder instead of the upper one. As a result, during data acquisition, negative COD pulses through the outputs 5, 6, 7 of the decoder go to the clock inputs of 1 registers 26, 27, 28, writing bitwise new data into them. Switching the second trigger blocks the first element 2I-NOT 13, and the COD pulses through the second element 2I-NOT 14 and the fourth element 2I 20 are fed to the VC input of the second channel transmitter 31 and turn it on, while being fed to the registers 26, 27, 28 data for SHAD 2 are fed to the information inputs of register 2 addresses. The data output on the digital display 4 is identical to the output address.

Четвертый этап - запись новых данных в память 3 команд по заданному адресу осуществляется повторным нажатием кнопки З/С, при этом на выходе 9 блока 5 формируется положительный импульс, устанавливающий на выходах 1, 2 счетчика 10 логический "0" и переключающий второй триггер 9 в исходное состояние, причем на его инверсном выходе формируется отрицательный перепад, преобразуемый второй дифференцирующей цепью 17 в импульс "Запись", который через третий элемент 2И 19 поступает на вход ВК первого канального передатчика 30, выводя хранящийся в регистрах 22, 23, 24, 25 адрес на ШАД2 и далее на информационные входы регистра 2 адреса. Импульс "Запись" через элемент 3И 21, вторую линию 29 задержки и третий элемент 2И-НЕ 35 поступает также на тактовый вход С регистра 2 адреса, фиксируя адрес, который с выходов регистра адреса по ШФАД поступает на адресные входы памяти команд. Через первую линию 12 задержки и четвертый элемент 2И 20 импульс "Запись" поступает на вход ВК второго канального передатчика 31, выводя записанные в регистры 26, 27, 28 данные на ШАД2 и далее на входы-выходы данных памяти 3 команд, при этом данные поступают на ШАД2 только после того, как адрес
зафиксирован на адресных входах памяти команд, для этого время t1 задержки первой линии 12 задержки выбирается больше времени t2 задержки второй линии 29 задержки. Одновременно с выхода первой линии 12 задержки задержанный импульс "Запись" поступает на вход ЗП памяти 3 команд, а через второй 18 и шестой 33 элемент 2И на вход ВК памяти команд, производя запись новых данных в память команд. Сброс счетчика 10 при нажатии кнопки З/С обеспечивает сохранение последовательности формиpования разрядов восьмеричного кода адреса-данных от старшего разряда к младшему.The fourth stage is the recording of new data in the memory of 3 commands at a given address by pressing the C / C button again, and a positive pulse is generated at the output 9 of block 5, setting a logic “0” at outputs 1, 2 of counter 10 and switching the second trigger 9 to the initial state, and at its inverse output a negative difference is formed, which is converted by the second differentiating circuit 17 into a “Write” pulse, which through the third element 2I 19 is fed to the VC input of the first channel transmitter 30, outputting stored in the registers 22 , 23, 24, 25 address on SHAD2 and further on the information inputs of register 2 addresses. The “Write” impulse through element 3I 21, the second delay line 29 and the third element 2I-NOT 35 also goes to the clock input from address register 2, fixing the address, which from the outputs of the address register through SHFAD, goes to the address inputs of the command memory. Through the first delay line 12 and the fourth element 2and 20, the “Write” pulse is fed to the VC input of the second channel transmitter 31, outputting the data recorded in registers 26, 27, 28 to SHAD2 and then to the inputs / outputs of the data memory of 3 teams, while the data is received on SHAD2 only after the address
fixed on the address inputs of the command memory, for this, the delay time t1 of the delay of the first delay line 12 is selected more than the delay time t2 of the second delay line 29. Simultaneously with the output of the first delay line 12, the delayed “Write” pulse is fed to the input of the memory of the command 3, and through the second 18 and sixth 33, the element 2 is input to the input VK of the command memory, recording new data in the command memory. Resetting the counter 10 when the З / С button is pressed ensures that the sequence of formation of the digits of the octal code of the address-data from the oldest to the least significant is preserved.

Введение в систему шифратора 7, шести элементов 2И 8, 18, 19, 20, 32, 33, трех элементов 2И-НЕ 13, 14, 35, второго триггера 9, счетчика 10, инвертора 11, двух линий 12, 29 задержки, двух дифференцирующих цепей 15, 17, элемента 3И 21, семи регистров 22, 23, 24, 25, 26, 27, 28, двух канальных передатчиков 30, 31, буферного приемопередатчика 34, цифрового дисплея 4 и блока 5, определенным образом соединенных между собой и другими элементами, реализует возможность работы в режиме КОР, позволяющем при изменении отдельных параметров технологического процесса (режимы обработки, обрабатываемый материал, диапазон и точность измерения, размеры и т. д. ) соответствующим образом корректировать, а при использовании системы в составе гибких АСУ ТП или переходе на новые технологии существенно изменять управляющую программу без привлечения дополнительных аппаратных или программных средств (отладочные модули на базе вычислительных средств лабораторного типа), что расширяет функциональные возможности системы, повышает удобство эксплуатации. Более полное по сравнению с базовым объектом (прототипом), использование возможностей известного регистра 2 адреса, ШФАД и частично ШАД2, которые в заявленном устройстве кроме фиксации и передачи адреса выполняемых команд дополнительно осуществляют фиксацию и передачу
адреса модифицируемой ячейки памяти 3 команд, прежнего и вновь записываемого содержимого данной ячейки, позволяет сократить объем аппаратных затрат, связанных с реализацией режима КОР. При этом использование в режиме КОР тех же элементов (регистра 2 адреса, памяти 3 команд, элементов 2И 32, 33, 2И-НЕ 35, буферного приемопередатчика 34) и коммуникации (ШФАД и частично ШАД2), что и в режиме АВТ, позволяет своевременно обнаружить по показаниям цифрового дисплея 4 и устранить их возможные неисправности до перевода системы в режим АВТ, повысив этим надежность системы. Кроме того, дисплей 4 и буферный приемопередатчик 34, введенные для реализации режима КОР, эффективно используются и в других режимах работы. Например, цифровой дисплей 4 в режиме ПШ индицирует текущий адрес команды, что позволяет контролировать исполнение команд, правильность перехода по адресам при исполнении команд ветвлений, в целом отражает ход процесса, что повышает удобство эксплуатации. В режиме АВТ при аварийном останове технологического процесса по адресу последней выполненной команды, индицируемой дисплеем, производятся диагностирование причины останова и устранение возникшей
неисправности, что снижает время ремонта технологического оборудования. Буферный приемопередатчик 34 в режиме КОР изолирует входы-выходы адреса-данных блока 1 управления от ШАД2, обеспечивающей в данном случае обмен информацией между блоком 5, памятью 3 команд и регистром 2 адреса, а в режимах ПШ и АВТ повышает их нагрузочную способность, обеспечивая, в частности, возможность подключения интерфейсного блока 36. Введение первого триггера 6 реализует совместно с блоком 5 возможность работы системы в режиме ПШ, что повышает удобство наладки системы. Возможность прерывания выполнения программы в любой ее точке путем перевода системы из режима АВТ в режим КОР (при этом блок 1 управления запоминает адрес последней выполненной команды, индицируемый дисплеем) и возобновление работы системы в режиме АВТ или ПШ после коррекции управляющей программы также повышают удобство эксплуатации. @БЕЗ ОТСТУПА = Introduction to the system of the encoder 7, six elements 2I 8, 18, 19, 20, 32, 33, three elements 2I-NOT 13, 14, 35, the second trigger 9, counter 10, inverter 11, two delay lines 12, 29, two differentiating circuits 15, 17, element 3I 21, seven registers 22, 23, 24, 25, 26, 27, 28, two channel transmitters 30, 31, buffer transceiver 34, digital display 4 and block 5, in a certain way interconnected and other elements, implements the possibility of working in the KOR mode, which allows changing individual parameters of the technological process (processing modes, processing material, range and measurement accuracy, dimensions, etc.) should be adjusted accordingly, and when using the system as part of flexible process control systems or switching to new technologies, it is essential to change the control program without involving additional hardware or software (debug modules based on computing laboratory type equipment), which extends the functionality of the system, increases ease of use. More complete compared with the base object (prototype), the use of the capabilities of the well-known register 2 addresses, SHFAD and partially SHAD2, which in addition to fixing and transmitting the address of the executed commands in the inventive device, additionally commit and transmit
addresses of the modified memory cell of 3 commands, the previous and newly recorded contents of this cell, can reduce the amount of hardware costs associated with the implementation of the KOR mode. At the same time, the use of the same elements in the KOR mode (register 2 addresses, memory of 3 commands, elements 2I 32, 33, 2I-NOT 35, buffer transceiver 34) and communication (SHFAD and partially SHAD2), as in the AUT mode, allows timely detect according to the readings of the digital display 4 and eliminate their possible malfunctions before putting the system in the AUT mode, thereby increasing the reliability of the system. In addition, the display 4 and the buffer transceiver 34, introduced to implement the KOR mode, are effectively used in other operating modes. For example, the digital display 4 in the PN mode indicates the current address of the command, which allows you to control the execution of commands, the correct transition to addresses when executing branch commands, generally reflects the progress of the process, which increases ease of use. In the AVT mode, during an emergency shutdown of the technological process at the address of the last command executed, indicated by the display, the cause of the shutdown is diagnosed and the
malfunctions, which reduces the repair time of technological equipment. The buffer transceiver 34 in the KOR mode isolates the input-output addresses of the data-address of the control unit 1 from SHAD2, which in this case provides information exchange between the block 5, the memory 3 of the teams and the address register 2, and in the PN and AVT modes it increases their load capacity, providing in particular, the ability to connect an interface unit 36. The introduction of the first trigger 6 implements, together with block 5, the ability to operate the system in the PN mode, which increases the convenience of setting up the system. The possibility of interrupting the execution of the program at any point by transferring the system from the AUT mode to the KOR mode (in this case, the control unit 1 remembers the address of the last executed command indicated by the display) and resuming the system in the AVT or PN mode after correcting the control program also increase the convenience of operation. @ WITHOUT DRAWBACK =

Claims

MICROPROCESSOR CONTROL SYSTEM FOR TECHNOLOGICAL PROCESSES, containing a control unit, an address register and command memory, characterized in that, in order to expand the scope, improve the convenience of commissioning and operation, two triggers, an encoder, six 2I elements, a counter, an inverter, two are introduced into it delay lines, three elements 2I - NOT, two differentiating circuits, dual decoder, seven registers, 3I element, two channel transmitters, buffer transceiver, interface unit, digital display and address keypad unit (given s) of control (CADU), while the installation inputs RES of the control unit, R 2 counters, S of the second trigger are connected to each other and form the initial setup bus of the system, the input SS of the control mode of the control unit is connected to the output of the first trigger, the gating output to the first input the third element 2I - NOT and the installation input R of the first trigger, the permission output to the first inputs of the fifth and sixth elements 2I, the output of the strobe to the write input of the interface unit, the read output to the read input of the interface unit and the second input of the fifth element 2 And, the inputs and outputs of the address / data of the control unit are connected to the first group of inputs and outputs of the buffer transceiver and the second group of inputs and outputs of the buffer transceiver is connected to the first inputs and outputs of the interface unit, inputs and outputs of the command memory, outputs of the first and second channel transmitters, the group of information inputs of the address register, the group of outputs of the address register is connected to the group of inputs of the digital display, to the group of address inputs of the memory of commands and the interface unit, the outputs of the interface unit image comfort the communication bus with the control object is the system inputs and outputs, the first and eighth outputs of the address / data control keyboard block are connected respectively to the first and eighth inputs of the encoder, the first output of which is connected to the counter input of the counter, the inverter input and the first inputs of the first and second elements 2I - NOT, and the group of outputs is connected to the second group of inputs of the address and data registers, the ninth output of the control address keyboard block is connected to the clock input C of the second trigger and to the installation R1 counter input, the first and second outputs of which are connected to the address inputs D 0, D 1, of a dual decoder, the tenth output of the address / control keyboard unit is connected to the first input of the first element 2I, the eleventh to the second input of the first element 2I and the installation input S of the first trigger, twelfth the output of the keyboard address block of control / control data is connected to the clock input C of the first trigger, the output of the first element 2 is connected to the input "Crystal Select" of the buffer transceiver, the direct output of the second trigger is connected to the second input of the of the second element 2I - NOT, the output of which is connected to the first input of the third element 2I, to the input of the first differentiating circuit, the output of which is connected to the first input of the second element 2I and the second input of the element 3I, and to the first control input of the dual decoder, the first, second, third and the fourth outputs of which are connected to the first inputs of the first, second, third and fourth registers, the bit outputs connected to the inputs of the corresponding groups of the first channel transmitter, and the fifth, sixth and seventh outputs of the double decoder ora are connected to the first inputs of the fifth, sixth and seventh registers, bit outputs connected to the corresponding groups of inputs of the second channel transmitter, the inverse output of the second trigger is connected to its input D, to the second input of the second element 2I - NOT, the output of which is connected to the first input of the fourth element 2I, to the input of the second differentiating circuit, the output connected to the second input of the third element 2I, the third input of the element 3I and the input of the first delay line and to the second control input of the dual decoder, the inverter output is connected to the first and second information inputs V1, V2 of the dual decoder and to the first input of the 3I element, the output of the first delay element is connected to the second inputs of the second and fourth elements 2I and the recording input of the command memory block, the output of the second 2I element is connected to the second input of the sixth element 2I, the output of the third element 2I is connected to the input "Select Crystal" of the first channel transmitter, the output of the fourth element 2I is connected to the input "Select Crystal" of the second channel transmitter, the output of element 3I is connected to the input of the second delay element, the output of which is connected to the second input of the third element 2I - NOT, the output of the fifth element 2I is connected to the input "Output" of the buffer transceiver, the output of the sixth element 2I is connected to the input "Select crystal" of the command memory, the output of the third element 2I - NOT connected to clock input C of the address register.