Claims (1)
Селектор импульсов по длительности, содержащий первый и второй счетчики, генератор тактов, выход t1 которого соединен с синхровходом первого счетчика, дешифратор, входы которого соединены с соответствующими выходами второго счетчика, вход селектора импульсов по длительности, элемент И, выход которого является выходом селектор импульсов по длительности, отличающийся тем, что в него дополнительно введены мультиплексор, постоянное запоминающее устройство, коммутатор, оперативное запоминающее устройство и шина адреса, при этом выходы первого счетчика являются шиной адреса селектора импульсов по длительности и соединены с соответствующими адресными входами мультиплексора, постоянного запоминающего устройства и оперативного запоминающего устройства, выходы которого соединены с соответствующими вторыми входами коммутатора, с первыми входами которого соединены соответствующие выходы постоянного запоминающего устройства, выход мультиплексора соединен с первым входом элемента И и входом управления коммутатора, входы мультиплексора являются входами селектора импульсов по длительности, выходы коммутатора соединены с соответствующими D-входами второго счетчика, вход предварительной установки которого соединен с выходом t2 генератора тактов, а синхровход второго счетчика соединен с выходом t3 генератора тактов и вторым входом элемента И, третий вход которого соединен с выходом дешифратора, при этом выходы второго счетчика также соединены с соответствующими D-входами оперативного запоминающего устройства, синхровход которого соединен с выходом t4 генератора тактов.A pulse selector in duration, containing the first and second counters, a clock generator whose output t1 is connected to the clock input of the first counter, a decoder whose inputs are connected to the corresponding outputs of the second counter, an input of the pulse selector in duration, element I, the output of which is the pulse selector output in duration, characterized in that it additionally introduced a multiplexer, read-only memory, switch, random access memory and address bus, while the outputs of the first of the counter are the address bus of the pulse selector in duration and are connected to the corresponding address inputs of the multiplexer, read-only memory and random access memory, the outputs of which are connected to the corresponding second inputs of the switch, the first inputs of which are connected to the corresponding outputs of the permanent memory, the output of the multiplexer is connected to the first the input of the element And and the control input of the switch, the inputs of the multiplexer are the inputs of the pulse selector in duration, the outputs of the switch are connected to the corresponding D-inputs of the second counter, the preset input of which is connected to the output t2 of the clock generator, and the clock input of the second counter is connected to the output t3 of the clock generator and the second input of the element And, the third input of which is connected to the output of the decoder, the outputs of the second counter are also connected to the corresponding D-inputs of random access memory, the sync input of which is connected to the output t4 of the clock generator.