Claims (1)
Отказоустойчивое устройство хранения информации, содержащее исходную схему, кодирующее устройство, схему синдрома ошибки, дешифратор, корректор, информационные входы устройства подключены к первым входам исходной схемы, выходы которой подключены к первым входам корректора, выходы корректора являются выходами устройства, отличающееся тем, что оно дополнительно содержит с первого по пятый элементы И, с первого по восьмой элементы ИЛИ, схему проверки на четность, блок инверсии, регистр, элемент НЕ, адресные входы, вход записи, вход считывания, вход "Сброс", причем информационные входы устройства подключены к первым входам первого элемента И, адресные входы подключены к вторым входам исходной схемы и к первым входам регистра, вход записи подключен к третьему входу исходной схемы, к второму входу первого элемента И и к второму входу регистра, вход считывания подключен к четвертому входу исходной схемы, к первому входу второго элемента И, к первому входу третьего элемента И, к первому входу четвертого элемента И и к третьему входу регистра, вход "Сброс" подключен к пятому входу исходной схемы и к четвертому входу регистра, выходы исходной схемы подключены к вторым входам второго элемента И, выходы которого подключены к первым входам первого элемента ИЛИ, вторые входы которого подключены к выходам первого элемента И, а выходы подключены к входам схемы проверки на четность, к входам блока инверсии и к первым входам кодирующего устройства, выходы схемы проверки на четность подключены к второму входу кодирующего устройства, к вторым входам третьего элемента И и к пятым входам регистра, выходы блока инверсии подключены к третьим входам кодирующего устройства, выходы кодирующего устройства подключены к третьим входам третьего элемента И и к шестым входам регистра, первые входы схемы синдромов ошибки подключены к выходам третьего элемента И, вторые входы подключены к выходам регистра, а выходы подключены к входам дешифратора и к входам второго элемента ИЛИ, выход которого подключен к первому входу пятого элемента И, первая группа выходов дешифратора подключена к входам третьего элемента ИЛИ, вторая группа выходов дешифратора подключена к входам четвертого элемента ИЛИ, третья группа выходов дешифратора подключена к входам пятого элемента ИЛИ, четвертая группа выходов дешифратора подключена к входам шестого элемента ИЛИ, пятая группа выходов дешифратора подключена к входам седьмого элемента ИЛИ, выходы с третьего по шестой элементов ИЛИ подключены соответственно с второго по пятый входы четвертого элемента И и с первого по четвертый входы восьмого элемента ИЛИ, выход седьмого элемента ИЛИ подключен к пятому входу восьмого элемента ИЛИ, выход которого через элемент НЕ подключен к второму входу пятого элемента И, вход пятого элемента И является выходом устройства, выходы четвертого элемента И подключены к вторым входам корректора.A fault-tolerant information storage device containing an initial circuit, an encoding device, an error syndrome circuit, a decoder, a corrector, information inputs of the device are connected to the first inputs of the original circuit, the outputs of which are connected to the first inputs of the corrector, the outputs of the corrector are the outputs of the device, characterized in that it additionally contains the first to fifth elements AND, the first to eighth elements OR, the parity check circuit, inversion unit, register, element NOT, address inputs, write input, read input ia, the input is "Reset", and the information inputs of the device are connected to the first inputs of the first element And, the address inputs are connected to the second inputs of the original circuit and to the first inputs of the register, the recording input is connected to the third input of the original circuit, to the second input of the first element And and to the second input of the register, the read input is connected to the fourth input of the original circuit, to the first input of the second element And, to the first input of the third element And, to the first input of the fourth element And to the third input of the register, the input "Reset" is connected to the fifth input the input circuit and the fourth input of the register, the outputs of the original circuit are connected to the second inputs of the second AND element, the outputs of which are connected to the first inputs of the first OR element, the second inputs of which are connected to the outputs of the first AND element, and the outputs are connected to the inputs of the parity circuit, to the inputs of the inversion unit and to the first inputs of the encoder, the outputs of the parity check circuit are connected to the second input of the encoder, to the second inputs of the third AND element and to the fifth inputs of the register, the outputs of the inversion unit are connected to the third inputs of the encoder, the outputs of the encoder are connected to the third inputs of the third AND element and to the sixth inputs of the register, the first inputs of the error syndrome circuit are connected to the outputs of the third AND element, the second inputs are connected to the outputs of the register, and the outputs are connected to the inputs of the decoder and the inputs the second OR element, the output of which is connected to the first input of the fifth AND element, the first group of decoder outputs is connected to the inputs of the third OR element, the second group of decoder outputs is connected to the inputs of four of the OR element, the third group of decoder outputs is connected to the inputs of the fifth OR element, the fourth group of decoder outputs is connected to the inputs of the sixth OR element, the fifth group of decoder outputs is connected to the inputs of the seventh OR element, the outputs from the third to sixth OR elements are connected from the second to fifth the inputs of the fourth AND element and from the first to the fourth inputs of the eighth OR element, the output of the seventh OR element is connected to the fifth input of the eighth OR element, the output of which through the element is NOT connected to the second th input of the fifth AND gate, the input of the fifth AND gate is the output device outputs the fourth AND gate connected to the second inputs of the corrector.