RU2002116732A - Троичное счетное устройство - Google Patents

Claims (1)

1. Троичное счетное устройство, содержащее в каждом разряде первый и второй элементы совпадения и трехстабильную пересчетную схему на основе двух D-триггеров, выходы первых элементов совпадения каждого разряда соединены с тактовыми входами трехстабильных пересчетных схем, первые входы первых элементов совпадения соединены с первыми входами вторых элементов совпадения и с выходами вторых элементов совпадения предыдущих разрядов, выход второго элемента совпадения последнего разряда соединен с выходной шиной, отличающееся тем, что в каждый разряд введены третий элемент совпадения в виде элемента И и первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый элемент совпадения выполнен в виде элемента ИЛИ-НЕ, второй элемент совпадения - в виде элемента ИЛИ, первые входы элемента ИЛИ-НЕ и элемента ИЛИ первого разряда соединены с входной шиной, первый выход трехстабильной пересчетной схемы каждого разряда соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с инверсным входом третьего элемента совпадения И, второй выход - с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с управляющим входом трехстабильной пересчетной схемы и с выходом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ последующего разряда, а выход - с прямым входом третьего элемента совпадения И, прямой и инверсный выходы которого соединены, соответственно, со вторыми входами элементов совпадения ИЛИ-НЕ и ИЛИ, второй вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ последнего разряда соединен с управляющей шиной устройства, в трехстабильную пересчетную схему введены четвертый элемент совпадения И, комбинационный двухразрядный сумматор, два инвертора, два диода, три резистора и конденсатор, тактовый вход пересчетной схемы соединен с тактовыми входами первого и второго D-триггеров, с входом младшего разряда числа В комбинационного сумматора и с первым входом четвертого элемента совпадения И, второй вход которого соединен с управляющим входом пересчетной схемы, а выход - с входом старшего разряда числа А комбинационного сумматора, вход младшего разряда числа А соединен с выходом первого D-триггера, вход старшего разряда числа В - с выходом второго D-триггера, выход младшего разряда сумматора соединен с входом первого инвертора и через первый резистор - с D-входом первого D-триггера, выход старшего разряда сумматора соединен с входом второго инвертора и через второй резистор - с D-входом второго D-триггера, выход первого инвертора соединен с катодом первого диода, анод которого соединен с D-входом второго D-триггера и через последовательно соединенные третий резистор и конденсатор - с D-входом первого D-триггера и с анодом второго диода, катод которого соединен с выходом второго инвертора.