Claims (1)
Устройство для кодирования-декодирования данных, содержащее подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит генератор синхросигналов и блок кодирования, выход генератора синхросигналов является первым выходом синхронизации первого канала устройства, блок кодирования содержит шифратор и группу выходных усилителей, выходы шифратора соединены с входами выходных усилителей, выходы которых соединены с витыми парами проводов линии связи, блок приема данных содержит блок декодирования, первый блок синхронизации и первый регистр, блок декодирования содержит первый дешифратор и группу входных усилителей, входы которых соединены с витыми парами проводов линии связи, а выходы - с входами первого дешифратора, выходы которого соединены с входами данных первого регистра, первый блок синхронизации содержит элемент задержки и первый инвертор, выход которого является вторым выходом синхронизации первого канала устройства, отличающееся тем, что блок передачи данных дополнительно содержит второй блок синхронизации, блок сравнения, второй и третий регистры, второй блок синхронизации содержит второй дешифратор, второй инвертор, первый триггер и первый элемент И, выход которого является первым выходом синхронизации второго канала устройства, первый вход первого элемента И соединен с выходом первого триггера, второй вход первого элемента И соединен с выходом генератора синхросигналов и с входом второго инвертора, выход которого соединен с входом синхронизации первого триггера, вход данных которого соединен с выходом второго дешифратора, блок сравнения содержит компаратор, второй и третий триггеры, выход компаратора соединен с входом данных второго триггера, выход единичного плеча которого соединен с входом шифратора и с входом данных третьего триггера, выход которого соединен с входом установки нуля второго триггера, выход нулевого плеча которого соединен с входом установки нуля третьего триггера, входы синхронизации второго и третьего триггеров соединены с входами синхронизации второго и третьего регистров и с выходом генератора синхросигналов, входы данных второго регистра являются входами данных первого канала устройства и соединены с входами второго дешифратора, вход данных второго канала устройства и выходы второго регистра соединены с входами данных третьего регистра и с первой группой входов компаратора, вторая группа входов которого соединена с выходами третьего регистра и с входами шифратора, блок приема данных дополнительно содержит четвертый регистр и третий дешифратор, первый блок синхронизации дополнительно содержит группу формирователей импульсов, элемент ИЛИ, элемент ИЛИ-НЕ, второй элемент И и блок фазовой автоподстройки частоты, входы данных первого регистра соединены с входами формирователей импульсов, выходы которых соединены с входами элемента ИЛИ, выход которого соединен с входом блока фазовой автоподстройки частоты, выход которого соединен с входом синхронизации первого регистра, с входом первого инвертора и с первым входом элемента ИЛИ-НЕ, выход которого соединен с входом синхронизации четвертого регистра, выходы первого регистра соединены с входами данных четвертого регистра и с вторым входом элемента ИЛИ-НЕ, выходы четвертого регистра являются выходами данных первого канала устройства и соединены с входами третьего дешифратора, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом элемента задержки, вход которого соединен с выходом первого инвертора, выход данных второго канала устройства соединен с выходом четвертого регистра, выход второго элемента И является вторым выходом синхронизации второго канала устройства.A device for encoding / decoding data, comprising a data transmission unit and a data receiving unit connected to opposite sides of the communication line, a data transmission unit comprising a clock generator and an encoding unit, the output of the clock generator is the first synchronization output of the device’s first channel, the encoding unit contains an encoder and a group of output amplifiers, the outputs of the encoder are connected to the inputs of the output amplifiers, the outputs of which are connected to twisted pairs of wires of the communication line, the data reception unit contains It contains a decoding unit, a first synchronization unit and a first register, a decoding unit contains a first decoder and a group of input amplifiers, the inputs of which are connected to twisted pairs of wires of the communication line, and the outputs are connected to the inputs of the first decoder, the outputs of which are connected to the data inputs of the first register, the first block synchronization contains a delay element and a first inverter, the output of which is the second synchronization output of the first channel of the device, characterized in that the data transmission unit further comprises a second block s synchronization unit, a comparison unit, the second and third registers, the second synchronization unit contains a second decoder, a second inverter, a first trigger and a first element And, the output of which is the first synchronization output of the second channel of the device, the first input of the first element And is connected to the output of the first trigger, the second input the first element And is connected to the output of the clock generator and to the input of the second inverter, the output of which is connected to the synchronization input of the first trigger, the data input of which is connected to the output of the second decoder, the comparison unit contains a comparator, second and third triggers, the output of the comparator is connected to the data input of the second trigger, the output of the unit arm of which is connected to the input of the encoder and the data input of the third trigger, the output of which is connected to the input of the zero setting of the second trigger, the output of the zero arm of which is connected to the zero setting input of the third trigger, the synchronization inputs of the second and third triggers are connected to the synchronization inputs of the second and third registers and to the output of the clock generator, the data inputs of the second the register are the data inputs of the first channel of the device and are connected to the inputs of the second decoder, the data input of the second channel of the device and the outputs of the second register are connected to the data inputs of the third register and to the first group of inputs of the comparator, the second group of inputs of which are connected to the outputs of the third register and with the inputs of the encoder, the data receiving unit further comprises a fourth register and a third decoder, the first synchronization unit further comprises a group of pulse shapers, an OR element, an OR-NOT element, a second oh element AND and phase locked loop, data inputs of the first register are connected to the inputs of pulse shapers, the outputs of which are connected to the inputs of the OR element, the output of which is connected to the input of the phase locked loop, the output of which is connected to the synchronization input of the first register, with the input of the first inverter and with the first input of the OR-NOT element, the output of which is connected to the synchronization input of the fourth register, the outputs of the first register are connected to the data inputs of the fourth register and to the second input of the element OR NOT, the outputs of the fourth register are the data outputs of the first channel of the device and are connected to the inputs of the third decoder, the output of which is connected to the first input of the second element AND, the second input of which is connected to the output of the delay element, the input of which is connected to the output of the first inverter, the data output of the second the channel of the device is connected to the output of the fourth register, the output of the second AND element is the second synchronization output of the second channel of the device.