RU2066878C1

RU2066878C1 - Device for multiplication of three matrices and calculation of two-dimensional discrete fourier transform

Info

Publication number: RU2066878C1
Application number: RU93025195A
Authority: RU
Inventors: Виктор Павлович Якуш; Виталий Александрович Смирнов
Original assignee: Виктор Павлович Якуш; Виталий Александрович Смирнов
Priority date: 1993-04-28
Filing date: 1993-04-28
Publication date: 1996-09-20

Abstract

FIELD: computer engineering. SUBSTANCE: device has L processing units, L combinatorial adders, (L-1) register, L comparison units, L groups of OR gates, L groups of AND gates, NOR gate, where L = p + R, R is number of redundant processing units. EFFECT: increased reliability due to checking and redundancy, increased functional capabilities due to possibility to solve tasks with various dimensions. 2 cl, 3 dwg, 2 tbl

Description

Изобретение относится к области вычислительной техники и может быть использовано в специализированных вычислительных системах для перемножения трех матриц и вычисления двумерного ДПФ. The invention relates to the field of computer engineering and can be used in specialized computing systems for multiplying three matrices and computing two-dimensional DFT.

Обычно для обеспечения достоверности получаемых при обработке информации результатов используется тестовый периодический контроль, проводимый с помощью внешних программно-аппаратных средств. При периодическом тестовом контроле вероятность пропуска отказа блока обработки пропорциональна времени между тестовыми проводками (период контроля), при этом объем ошибочной информации, выдача которой происходит между тестовыми проверками, также пропорционален периоду контроля. Временные затраты на тестовую проверку определяются объемом теста, поэтому пропускная способность линейки из блоков обработки известных устройств находится в обратно пропорциональной зависимости от временных затрат на тестовые проверки. Вероятность обнаружения отказа с помощью тестовых проверок определяется разрешающей способностью теста и объемом аппаратуры, охваченной контролем. Время восстановления вычислительного процесса после обнаружения отказа блока обработки (получение достоверного результата на выходе устройства) пропорционально числу P блоков обработки устройства (длине P линейки устройства). Typically, to ensure the reliability of the results obtained during the processing of information, a test periodic control is carried out using external software and hardware. With periodic test control, the probability of skipping a processing unit failure is proportional to the time between test transactions (control period), while the amount of erroneous information that is issued between test tests is also proportional to the control period. The time spent on a test check is determined by the volume of the test, therefore, the throughput of a line of processing units of known devices is inversely proportional to the time spent on test checks. The probability of failure detection using test checks is determined by the resolution of the test and the amount of equipment covered by the control. The recovery time of the computing process after detecting a failure of the processing unit (obtaining a reliable result at the output of the device) is proportional to the number P of processing units of the device (length P of the device bar).

Цель изобретения повышение надежности за счет организации контроля и резервирования и расширение функциональных возможностей за счет решения задач различных размерностей. The purpose of the invention is to increase reliability by organizing control and redundancy and expanding functionality by solving problems of various dimensions.

Поставленная цель достигается тем, что в устройство, содержащее P блоков обработки 1₁,1_P, причем тактовый вход 15 устройства подключен к тактовым выходам блоков обработки с первого по P-й, информационные входы первой и второй групп 9 и 10, первый, второй и третий управляющие входы 11, 12 и 13 устройства подключены соответственно к информационным входам первой и второй групп, к первому, второму и третьему управляющим входам первого блока обработки, выходы первой группы, второй группы, первый, второй и третий выходы i-го блока обработки (i 1,P-1) подключены соответственно к информационным входам первой группы, второй группы, к первому, второму и третьему управляющим входам (i+1)-го блока обработки, введены с (P+1)-го по L-й блоки обработки 1 (L P+R, R число резервных блоков обработки), L комбинационных сумматоров 2, L-1 регистров 3, L узлов сравнения 4, L групп элементов ИЛИ 5, L групп элементов И 7 и элемент ИЛИ-НЕ 8, при этом тактовый вход 16 устройства подключен к тактовым входам блоков обработки 1 с (P+1)-го по L-й и к входам синхронизации регистров 3 с первого по (L-1)-й, выходы первой группы i-го блока обработки 1 подключен соответственно к первым входам элементов И 7 i-й группы, выходы первой группы j-го блока обработки 1 (j P+1,L) подключены соответственно к информационным входам первой группы (j+1)-го блока обработки и соответственно к первым входам элементов И 7 j-й группы, выходы первой группы L-го блока обработки 1 подключены соответственно к первым входам элементов И 7 L-й группы, выходы второй группы, первый, второй и третий выходы К-го блока обработки 1 (К 1, L-1) подключены соответственно к информационным входам второй группы, к первому, второму и третьему управляющим входам (К+1)-го блока обработки 1, четвертый выход Z-го блока обработки 1 (Z 1,L) подключен к информационному входу Z-го комбинационного сумматора 2 и к Z-му выходу группы 21 признака отказа устройства, выходы третьей и четвертой групп К-го блока обработки 1 подключены соответственно к информационным входам группы К-го комбинационного сумматора 2 и к первым входам элементов ИЛИ 5 К-й группы, выходы элементов И 7 групп с первой по L-ю подключены соответственно к входам элементов ИЛИ 6 L-й группы, выходы которых подключены соответственно к выходам 22 результата устройства, управляющие входы первой группы 14 которого подключены соответственно к управляющим входам первой группы первого блока обработки 1, выходы К-го комбинационного сумматора 2 подключены к информационным входам К-го регистра 3 и к входам первой группы К-го узла сравнения 4, выходы L-го комбинационного сумматора 2 подключены к входам первой группы L-го узла сравнения 4, выход Z-го узла сравнения подключен к вторым входам элементов И 7 Z-й группы и к Z-му входу элемента ИЛИ-НЕ 8, выход которого подключен к выходу 23 признака отказа устройства, управляющие входы второй группы 15 которого подключены к входам вторых групп всех узлов управления 4 и к управляющим входам вторых групп всех блоков обработки 1, информационные выходы К-го регистра 3 подключены соответственно к вторым входам элементов ИЛИ 5 К-й группы, выходы которых подключены соответственно к управляющим входам первой группы (К+1)-го блока обработки 1, Z-е входы установки первой, второй и третьей групп 17, 18 и 19 подключены соответственно к первому, второму и третьему входам установки Z-го блока обработки 1, вход блокировки 20 устройства. Каждый блок обработки 1 содержит первый и второй вычислительные узлы 24 и 25, узел сравнения 26, триггер 27, три узла элементов И 28-30, узел элементов ИЛИ 31 и элемент НЕ 32, причем информационные входы первой и второй групп 33 и 34, управляющие входы первой группы 38, первый, второй и третий управляющие входы 35-37 блока обработки 1 подключены соответственно к входам группы первого узла элементов И 28 и соответственно к входам группы второго узла элементов И 29, выходы группы первого узла элементов И 28 подключены соответственно к входам первой группы узла элементов ИЛИ 31, выходы которых подключены соответственно к выходам первой группы 48, второй группы 49, к первому 50, второму 51 и третьему 52 выходам блока обработки 1, выходы первой группы второго узла элементов И 29 подключены соответственно к информационным входам первой группы, второй группы, к первому, второму и третьему управляющим входам первого вычислительного узла 24 и соответственно к информационным входам первой группы, второй группы, к первому, второму и третьему управляющим входам второго вычислительного узла 25, выходы первой группы, второй группы, первый, второй и третий выходы первого вычислительного узла 24 подключены соответственно к входам группы третьего узла элементов И 30 и соответственно к входам первой группы узла сравнения 26, выходы первой группы, второй группы, первый, второй и третий выходы второго вычислительного узла 25 подключены соответственно к входам второй группы узла сравнения 26, выход которого подключен к информационному входу триггера 27, выход которого подключен к входам второго 29 и третьего 30 узлов элементов И, к инверсному входу первого узла элементов И и к четвертому 46 выходу блока обработки 1, выходы третьего узла элементов И 30 подключены соответственно к входам второй группы узла элементов ИЛИ 31, управляющие входы второй группы 42 блока обработки 1 подключены соответственно к управляющим входам группы первого вычислительного узла 24 и соответственно к управляющим входам группы второго вычислительного узла 25, первый вход установки 39 блока обработки 1 подключены к входам начальной установки первого 24 и второго 25 вычислительных узлов, второй и третий входы установки 43 и 44 блока обработки 1 подключены соответственно к входу установки в ноль и к входу установки в единицу триггера 27, вход 40 блокировки и тактовый вход 41 блока обработки 1 подключены соответственно к первому и второму (инверсному) входам элемента И 32, выход которого подключен к тактовым входам первого 24 и второго 25 вычислительных узлов и к входу синхронизации триггера 27, выход вторых групп первого и второго узлов элементов И 28 и 29 подключены соответственно к выходам третьей и четвертой групп 45 и 47 блока обработки 1.This goal is achieved by the fact that in the device containing P processing units 1 ₁ , 1 _P , and the clock input 15 of the device is connected to the clock outputs of the processing units from the first to the Pth, information inputs of the first and second groups 9 and 10, the first, second and the third control inputs 11, 12 and 13 of the device are connected respectively to the information inputs of the first and second groups, to the first, second and third control inputs of the first processing unit, the outputs of the first group, second group, the first, second and third outputs of the i-th processing unit (i 1, P-1) s, respectively, to the information inputs of the first group, second group, to the first, second and third control inputs of the (i + 1) -th processing block, input from the (P + 1) -th to the L-th processing blocks 1 (L P + R , R is the number of redundant processing units), L combiners 2, L-1 registers 3, L comparison nodes 4, L groups of elements OR 5, L groups of elements AND 7 and element OR NOT 8, while the clock input 16 of the device is connected to clock inputs of processing units 1 from the (P + 1) -th along the L-th and to synchronization inputs of registers 3 from the first to (L-1) -th, the outputs of the first group of the i-th processing block 1 sub it is appropriate to the first inputs of elements And 7 of the i-th group, the outputs of the first group of the j-th processing unit 1 (j P + 1, L) are connected respectively to the information inputs of the first group of the (j + 1) -th processing unit and, respectively, to the first the inputs of the elements And 7 of the j-th group, the outputs of the first group of the L-th processing unit 1 are connected respectively to the first inputs of the elements And 7 of the L-group, the outputs of the second group, the first, second and third outputs of the K-th processing unit 1 (K 1 , L-1) are connected respectively to the information inputs of the second group, to the first, second and third controls to the input inputs of the (K + 1) -th processing unit 1, the fourth output of the Z-th processing unit 1 (Z 1, L) is connected to the information input of the Z-th combinative adder 2 and to the Z-th output of group 21 of the device failure indicator, outputs the third and fourth groups of the K-th processing unit 1 are connected respectively to the information inputs of the group of the K-th combinatory adder 2 and to the first inputs of the elements OR 5 of the K-th group, the outputs of the elements And 7 groups from the first to the L-th are connected respectively to the inputs of the elements OR 6 L-group, the outputs of which are connected respectively to the outputs 22 The result of the device, the control inputs of the first group 14 of which are connected respectively to the control inputs of the first group of the first processing unit 1, the outputs of the Kth combination adder 2 are connected to the information inputs of the Kth register 3 and to the inputs of the first group of the Kth comparison node 4, outputs L-th combinational adder 2 is connected to the inputs of the first group of the L-th comparison node 4, the output of the Z-th comparison node is connected to the second inputs of the elements And 7 of the Z-th group and to the Z-th input of the element OR-NOT 8, the output of which is connected output 23 signs of failure mustache three devices, the control inputs of the second group 15 of which are connected to the inputs of the second groups of all control nodes 4 and to the control inputs of the second groups of all processing units 1, the information outputs of the K-th register 3 are connected respectively to the second inputs of the elements OR 5 of the K-th group, the outputs of which connected respectively to the control inputs of the first group (K + 1) of the processing unit 1, the Zth inputs of the installation of the first, second and third groups 17, 18 and 19 are connected respectively to the first, second and third inputs of the installation of the Zth processing unit 1 blocking input ki device 20. Each processing unit 1 contains the first and second computing nodes 24 and 25, the comparison node 26, the trigger 27, the three nodes of the AND elements 28-30, the OR element node 31, and the HE element 32, the information inputs of the first and second groups 33 and 34 controlling the inputs of the first group 38, the first, second and third control inputs 35-37 of the processing unit 1 are connected respectively to the inputs of the group of the first node of elements And 28 and accordingly to the inputs of the group of the second node of elements And 29, the outputs of the group of the first node of elements And 28 are connected respectively to the inputs the first group of the host e cops OR 31, the outputs of which are connected respectively to the outputs of the first group 48, second group 49, to the first 50, second 51 and third 52 outputs of the processing unit 1, the outputs of the first group of the second node of elements And 29 are connected respectively to the information inputs of the first group, second group to the first, second and third control inputs of the first computing node 24 and, respectively, to the information inputs of the first group, second group, to the first, second and third control inputs of the second computing node 25, the outputs of the first group, The second group, the first, second and third outputs of the first computing node 24 are connected respectively to the inputs of the group of the third node of the elements And 30 and respectively to the inputs of the first group of the comparison node 26, the outputs of the first group, second group, the first, second and third outputs of the second computing node 25 respectively connected to the inputs of the second group of the comparison node 26, the output of which is connected to the information input of the trigger 27, the output of which is connected to the inputs of the second 29 and third 30 nodes of the AND elements, to the inverse input of the first node of the element comrade And and to the fourth 46th output of processing unit 1, the outputs of the third node of AND elements 30 are connected respectively to the inputs of the second group of the node of OR elements 31, the control inputs of the second group 42 of processing unit 1 are connected respectively to the control inputs of the group of the first computing node 24 and, respectively, to the control the inputs of the group of the second computing node 25, the first input of the installation 39 of the processing unit 1 is connected to the inputs of the initial installation of the first 24 and second 25 computing nodes, the second and third inputs of the installation 43 and 44 of the processing unit slots 1 are connected respectively to the installation input to zero and to the installation input to the trigger unit 27, the blocking input 40 and the clock input 41 of the processing unit 1 are connected respectively to the first and second (inverse) inputs of the And 32 element, the output of which is connected to the clock inputs of the first 24 and the second 25 computing nodes and to the synchronization input of the trigger 27, the output of the second groups of the first and second nodes of the elements And 28 and 29 are connected respectively to the outputs of the third and fourth groups 45 and 47 of the processing unit 1.

Каждый вычислительный узел 24 (25) содержит комбинационный умножитель 53, комбинационный сумматор 54, с первого по четвертый регистры 55-58, группу регистров 59, с первого по шестой триггеры 60-65, с первой по (L+7)-ю группы элементов И 66-73, с первой по пятую группы элементов ИЛИ 74-78, с первого по третий элементы И 79-81, элемент НЕ 82 и дешифратор 83, при этом информационные входы первой группы 84 вычислительного узла подключены к информационным входам первого регистра 55, выходы которого подключены к первым входам элементов И 66 и 67 первой и второй групп, выходы элементов И первой группы 66 подключены к первым входам элементов ИЛИ 74 и 77 первой и второй групп, выходы элементов ИЛИ первой группы 74 подключены к информационным входам первой группы комбинационного умножителя 53, выходы которого подключены к информационным входам первой группы комбинационного сумматора 54 и первым входам элементов И 68 третьей группы, выходы которых подключены к первым входам элементов И 69 четвертой группы и первым входам элементов И 70 пятой группы, выходы которых подключены к вторым входам элементов ИЛИ 77 второй группы, выходы которых подключены к информационным входам второго регистра 58, выходы которого подключены к выходам первой группы 92 вычислительного узла, информационные входы второй группы 85 которого подключены к информационным входам третьего 56 и четвертого 57 регистров, выходы которых подключены соответственно к выходам второй группы 93 вычислительного узла и информационным входам второй группы комбинационного умножителя 53, выходы элементов И 67 второй группы подключены к первым входам элементов ИЛИ 75 третьей группы, выходы которых подключены к информационным входам второй группы комбинационного сумматора 65, выходы элементов И 68 третьей группы подключены к первым входам элементов ИЛИ 76 четвертой группы, выходы которых подключены к информационным входам первого регистра 59₁ группы, выходы S-го регистра 59 группы (S 1,L-1) подключены к информационным входам (S+1)-го регистра 59 группы и к первым входам S-го элемента И 73 группы, выходы L-го регистра 59 группы подключены к первым входам L-x элементов И 59 (L+5)-й группы, выходы элементов И 73 группы подключены к соответствующим входам элементов ИЛИ 78 четвертой группы, выходы которых подключены к первым входам элементов И 71 (L+6)-й группы и первым входам элементов И 72 (L+7)-й группы, выходы которых подключены к вторым входам элементов ИЛИ 75 третьей группы, выходы элементов И 69 четвертой группы подключены к вторым входам элементов ИЛИ 76 четвертой группы, выходы элементов И 71 (L+6)-й группы подключены соответственно к третьим входам элементов ИЛИ 76 четвертой группы и вторым входам элементов ИЛИ 74 первой группы, первый управляющий вход 86 вычислительного узла подключены к информационному входу первого триггера 60, выход которого подключен к вторым входам элементов И 66 первой группы, (L+7)-й группы 72, к первому входу первого элемента И 79, первому входу второго элемента И 81, информационному входу второго триггера 63 и входу элемента НЕ 82, выход которого подключен к вторым входам элементов И 67 второй группы, пятой группы 70 и (L+6)-й группы 71, второй управляющий вход 87 вычислительного узла подключен к информационному входу третьего триггера 61, прямой выход которого подключен к информационному входу четвертого триггера и второму входу первого элемента И 79, выход которого подключен к вторым входам элементов И 68 третьей группы, инверсный выход третьего триггера 61 подключен к второму входу второго элемента И 81, выход которого подключен к вторым входам элементов И четвертой группы 69, третий управляющий вход 88 вычислительного узла подключен к информационному входу пятого триггера 62 и к первому входу третьего элемента И 80, выход которого подключен к входу записи/считывания четвертого регистра 57, выходы второго 63, четвертого 64, пятого 65 триггеров подключены соответственно к первому 94, второму 95 выходам и к информационному входу шестого триггера 65, выход которого подключен к третьему выходу 96 вычислительного узла, управляющие входы 89 группы которого подключены к входам дешифратора 83, i-й выход которого (i 1,L) подключен к вторым входам элементов И 73 (S+5)-й группы, тактовый вход 90 вычислительного узла подключен к входам записи/считывания первого 55, второго 58 и третьего 56 регистров, регистров 59 группы, к входам синхронизации триггеров с первого по шестой и к второму входу третьего элемента И 80, вход начальной установки 91 вычислительного узла подключен к входам установки в ноль всех регистров и триггеров.Each computing node 24 (25) contains a combination multiplier 53, a combination adder 54, first through fourth registers 55-58, a group of registers 59, first through sixth triggers 60-65, and first through (L + 7) th group of elements And 66-73, from the first to the fifth group of elements OR 74-78, from the first to the third elements AND 79-81, the element NOT 82 and the decoder 83, while the information inputs of the first group 84 of the computing node are connected to the information inputs of the first register 55, the outputs of which are connected to the first inputs of the elements And 66 and 67 of the first and second groups, the outputs e And elements of the first group 66 are connected to the first inputs of the OR elements 74 and 77 of the first and second groups, the outputs of the OR elements of the first group 74 are connected to the information inputs of the first group of the Raman multiplier 53, the outputs of which are connected to the information inputs of the first group of the Raman adder 54 and the first inputs of the elements And 68 of the third group, the outputs of which are connected to the first inputs of the elements AND 69 of the fourth group and the first inputs of the elements AND 70 of the fifth group, the outputs of which are connected to the second inputs of the elements OR 77 of the second group, the moves of which are connected to the information inputs of the second register 58, the outputs of which are connected to the outputs of the first group 92 of the computing node, the information inputs of the second group 85 of which are connected to the information inputs of the third 56 and fourth 57 registers, the outputs of which are connected respectively to the outputs of the second group 93 of the computing node and the information inputs of the second group of the Raman multiplier 53, the outputs of the elements AND 67 of the second group are connected to the first inputs of the elements OR 75 of the third group, the outputs of which are connected to the information inputs of the second group of the combinational adder 65, the outputs of the elements AND 68 of the third group are connected to the first inputs of the elements OR 76 of the fourth group, the outputs of which are connected to the information inputs of the first register 59 _{1 of the} group, the outputs of the S-th register of 59 group (S 1, L-1 ) are connected to the information inputs of the (S + 1) -th register of the 59th group and to the first inputs of the Sth element AND 73 groups, the outputs of the L-th register of 59th group are connected to the first inputs of Lx elements of the 59th (L + 5) -th group , the outputs of the elements AND 73 groups are connected to the corresponding inputs of the elements OR 78 h of the fourth group, the outputs of which are connected to the first inputs of the elements of the AND 71 (L + 6) th group and the first inputs of the elements of the 72 (L + 7) -th group, the outputs of which are connected to the second inputs of the elements OR 75 of the third group, the outputs of the elements AND 69 of the fourth group are connected to the second inputs of the OR elements 76 of the fourth group, the outputs of the elements AND 71 (L + 6) -th groups are connected respectively to the third inputs of the elements OR 76 of the fourth group and the second inputs of the elements OR 74 of the first group, the first control input 86 of the computing node connected to the information input of the first trigger 60, the output of which is connected to the second inputs of AND elements 66 of the first group, (L + 7) th group 72, to the first input of the first AND element 79, the first input of the second AND element 81, the information input of the second trigger 63 and the input of the element NOT 82, the output of which is connected to the second inputs of the elements AND 67 of the second group, the fifth group 70 and the (L + 6) th group 71, the second control input 87 of the computing node is connected to the information input of the third trigger 61, the direct output of which is connected to the information input of the fourth trigger and second input of the first elem ent And 79, the output of which is connected to the second inputs of the elements And 68 of the third group, the inverse output of the third trigger 61 is connected to the second input of the second element And 81, the output of which is connected to the second inputs of the elements And the fourth group 69, the third control input 88 of the computing node is connected to the information input of the fifth trigger 62 and to the first input of the third element And 80, the output of which is connected to the write / read input of the fourth register 57, the outputs of the second 63, fourth 64, fifth 65 triggers are connected respectively to the first 94, second ohm 95 outputs and to the information input of the sixth trigger 65, the output of which is connected to the third output 96 of the computing node, the control inputs of which 89 groups are connected to the inputs of the decoder 83, the i-th output of which (i 1, L) is connected to the second inputs of the AND elements 73 (S + 5) -th group, the clock input 90 of the computing node is connected to the write / read inputs of the first 55, second 58 and third 56 registers, registers 59 of the group, to the synchronization inputs of triggers from the first to the sixth and to the second input of the third AND element 80 , initial setup input 91 calculator th node connected to the inputs setting to zero all registers and triggers.

На фиг. 1 представлена схема устройства, на фиг. 2 схема блока обработки, на фиг. 3 схема вычислительного узла. In FIG. 1 shows a diagram of a device, FIG. 2 is a diagram of a processing unit, in FIG. 3 diagram of the computing node.

Конвейерное устройство для обработки информации содержит L блоков обработки 1, где L P+R, R число резервных блоков обработки, L комбинационных сумматоров 2, L-1 регистров 3, L узлов сравнения 4, L групп элементов ИЛИ 5 и 6, L групп элементов И 7, элемент ИЛИ-НЕ 8, информационные входы 9 и 10, управляющие входы 11-15, тактовый вход 16, входы установки 17-19, вход блокировки 20, группу выходов 21 признака отказа устройства, выходы результатов 22 и выход 23 признака отказа устройства. Каждый блок обработки 1 содержит вычислительные узлы 24 и 25, узел сравнения 26, триггер 27, узлы элементов И 28-30, узел элементов ИЛИ 31, элемент И 32, информационные входы 33 и 34, управляющие входы 35-39, вход блокировки 40, тактовый вход 41, входы установки 42-44, выходы 45-52. Каждый вычислительный узел 24 (25) содержит комбинационный умножитель 53, комбинационный сумматор 54, регистры 55-58, группу регистров 59, триггеры 60-65, группы элементов И 66-73, группы элементов ИЛИ 74-78, элементы И 79-81, элемент НЕ 82, дешифратор 83, информационные входы 84 и 85, управляющие входы 86-89, тактовый вход 90, вход начальной установки 91 и выходы 92-96. The conveyor device for processing information contains L processing units 1, where L P + R, R is the number of redundant processing units, L combiners 2, L-1 registers 3, L comparison nodes 4, L element groups OR 5 and 6, L element groups AND 7, element OR NOT 8, information inputs 9 and 10, control inputs 11-15, clock input 16, installation inputs 17-19, blocking input 20, output group 21 of the device failure indicator, output 22 and output 23 of the failure signal devices. Each processing unit 1 contains computing nodes 24 and 25, a comparison node 26, a trigger 27, nodes of elements AND 28-30, a node of elements OR 31, element AND 32, information inputs 33 and 34, control inputs 35-39, blocking input 40, clock input 41, installation inputs 42-44, outputs 45-52. Each computing node 24 (25) contains a combination multiplier 53, a combination adder 54, registers 55-58, a group of registers 59, triggers 60-65, element groups AND 66-73, element groups OR 74-78, elements AND 79-81, element NOT 82, decoder 83, information inputs 84 and 85, control inputs 86-89, clock input 90, initial setup input 91, and outputs 92-96.

В основу работы устройства для перемножения трех матриц

положены следующие рекуррентные соотношения:

g

\binom{(q)}{pj}

= g

\binom{(q-1)}{pj}

+c_pqd_qj,
g_pj= g

\binom{(Q)}{pj}

;

h

\binom{(o)}{ij}

= 0
h

\binom{(p)}{ij}

= h

\binom{(p-1)}{ij}

+f_ipg_pj,
h_ij= h

\binom{(p)}{ij}

.
Вычислительный блок 24 (25) реализует следующие функции:
A^j+2= α^j,
B^j+2= β^j,
F^j+2= γ^j

F^j+1 f^j,
где g^j вспомогательная переменная (значение содержимого регистра 59₁ на j-м такте);
α^j,β^j,γ^j значения соответственно на первом, втором и третьем настроечных входах вычислительного модуля на j-м такте;
A^j, B^j, F^j значения соответственно на первом, втором и третьем настроечных выходах вычислительного модуля на j-м такте;
h^j, f^j значения соответственно на первом и втором информационных входах на j-м такте;
H^j, F^j значения соответственно на первом и втором информационных выходах на j-м такте.The basis of the device for multiplying three matrices

the following recurrence relations are put:

g

\binom{(q)}{pj}

= g

\binom{(q-1)}{pj}

+ c _pq d _qj ,
g _pj = g

\binom{(Q)}{pj}

;

h

\binom{(o)}{ij}

= 0
h

\binom{(p)}{ij}

= h

\binom{(p-1)}{ij}

+ f _ip g _pj ,
h _ij = h

\binom{(p)}{ij}

.
Computing unit 24 (25) implements the following functions:
A ^{j + 2} = α ^j ,
B ^{j + 2} = β ^j ,
F ^{j + 2} = γ ^j

F ^{j + 1} f ^j ,
where g ^j auxiliary variable (the value of the contents of the register 59 ₁ on the j-th clock);
α ^j , β ^j , γ ^j values, respectively, at the first, second and third tuning inputs of the computing module on the j-th clock;
A ^j , B ^j , F ^j values, respectively, at the first, second and third training outputs of the computing module on the j-th clock;
h ^j , f ^j values, respectively, at the first and second information inputs on the j-th clock;
H ^j , F ^j values respectively on the first and second information outputs on the j-th clock.

В основу работы устройства для вычисления двумерного ДПФ положены рекуррентные соотношения перемножения трех матриц, где

C_P×Q= {C_pq} = {x_pq} ;

Вычислительный узел 24 (25) работает в шести режимах, которые задаются значениями управляющих сигналов a,β и γ, подаваемыми соответственно на входы 86, 87 и 88.The device for calculating two-dimensional DFT is based on the recurrence relations of the multiplication of three matrices, where

C _{P × Q} = {C _pq } = {x _pq };

The computing node 24 (25) operates in six modes, which are set by the values of the control signals a, β, and γ supplied to the inputs 86, 87, and 88, respectively.

В первом режиме на входы 86, 87 и 88 подаются управляющие сигналы (α,β,γ) = (1,1,1).. При этом на входы 84 и 85 подаются соответственно элементы d и с, в регистр 55 записывается элемент d, в регистры 56 и 57 записывается элемент с (элемент И 80 открыт с помощью управляющего сигнала γ 1 и разрешена запись в регистр), элементы И 66, 68 и 79 открыты, на выходе умножителя 53 формируется значение с • d, которое через элементы И 68 и ИЛИ 76 на следующем такте записывается в регистр 59₁, элемент d с выхода регистра 55 через элементы И 66 и ИЛИ 77 подается на вход регистра 58 и далее на выход 92.In the first mode, control signals (α, β, γ) = (1,1,1) are applied to inputs 86, 87, and 88. At the same time, elements d and c are applied to inputs 84 and 85, and element d is written to register 55 , element c is recorded in registers 56 and 57 (element And 80 is opened using the control signal γ 1 and writing to the register is allowed), elements And 66, 68 and 79 are open, at the output of multiplier 53 a value is formed with • d, which through AND elements 68 and OR 76 at the next clock is written into the register 59 ₁ , the element d from the output of the register 55 through the elements AND 66 and OR 77 is fed to the input of the register 58 and then to turn 92.

Второй режим задается управляющими сигналами (α,β,γ) = (1,1,0) на входах 86, 87 и 88. На входы 84 и 85 подаются соответственно элементы d и с'. Элементы И 66, 68 и 79 открываются, на выходе умножителя 53 формируется значение с • d (элемент с записан в регистре 57), на выход регистра 59₁ подается значение с • d через элементы И 68 и 76, на выход 92 выдается элемент d через элементы И 66 и ИЛИ 77, на выход 93 выдается элемент с'.The second mode is set by control signals (α, β, γ) = (1,1,0) at inputs 86, 87 and 88. Elements d and c 'are supplied to inputs 84 and 85, respectively. The elements And 66, 68 and 79 are opened, the value c • d is generated at the output of the multiplier 53 (the element c is recorded in the register 57), the value c • d is supplied to the output of the register 59 ₁ through the elements And 68 and 76, the element d is output 92 through the elements And 66 and OR 77, the output element c 'is issued to the output 93.

В третьем режиме на входы 86, 87 и 88 подаются управляющие сигналы (α,β,γ) = (1,0,1). На входы 84 и 85 подаются соответственно элементы d и с, открываются элементы И 66, 69, 72, 81 и 80, в регистры 56 и 57 записывается элемент с, в регистр 55 элемент d. На выходе умножителя 53 формируется значение с • d, на выходе сумматора 54 значение g c • d + c'd' (значение c' • d' подается на вход сумматора 54 с выхода регистра 59Λ), значение g с выхода сумматора 54 подается на вход регистра 59₁ через элементы И 69 и ИЛИ 76, элемент d подается через элементы И 66 и ИЛИ 77 на вход регистра 58.In the third mode, control signals (α, β, γ) = (1,0,1) are applied to inputs 86, 87, and 88. At the inputs 84 and 85, the elements d and c are supplied, respectively, the elements And 66, 69, 72, 81 and 80 are opened, the element c is recorded in the registers 56 and 57, the element d is in the register 55. At the output of the multiplier 53, a value with • d is generated, at the output of the adder 54, the value gc • d + c'd '(the value c' • d 'is input to the adder 54 from the output of the register 59Λ), the value g from the output of the adder 54 is fed to the input register 59 ₁ through the elements AND 69 and OR 76, the element d is fed through the elements AND 66 and OR 77 to the input of the register 58.

В четвертом режиме на входы 86, 87 и 88 подаются управляющие сигналы (α,β,γ) = (1,0,0). На входы 84 и 85 подаются соответственно элементы d и с, элементы И 66, 69, 72 и 81 открываются, в регистр 55 записывается элемент d, в регистр 56 элемент с, в регистре 57 хранится элемент с". На входе умножителя 53 формируется значение c" • d, на выходе сумматора 54 значение g c" • d + c' • d' (значение с' • d' подается на вход сумматора 54 с выхода регистра 59Λ), значение g подается на вход регистра 59₁, элемент d подается через элементы И 66 и ИЛИ 77 на вход регистра 58.In the fourth mode, control signals (α, β, γ) = (1,0,0) are applied to inputs 86, 87, and 88. Elements d and c are supplied to inputs 84 and 85, elements And 66, 69, 72 and 81 are opened, element d is written to register 55, element c is recorded in register 56, element c is stored in register 57. At the input of multiplier 53, a value is generated c "• d, at the output of the adder 54 the value is gc" • d + c '• d' (the value c '• d' is input to the adder 54 from the output of the register 59Λ), the value g is fed to the input of the register 59 ₁ , the element d is supplied through the elements And 66 and OR 77 to the input of the register 58.

Пятый режим работы задается управляющими сигналами (α,β,γ) = (0,0,1) на входах 86, 87 и 88. На входы 84 и 85 подаются соответственно элементы h и f. Элемент h записывается в регистр 55, а элемент f в регистры 56 и 57. Элементы И 67, 70, 71 открываются единичным сигналом с выхода элемента НЕ 82. На выходе умножителя 53 формируется значение f • g, где g содержимое регистра 59Λ, поступающее на второй вход умножителя 53 через элементы И 71 и ИЛИ 74, на выходе сумматора 54 значение h' h + f • g, которое подается через элементы И 70 и ИЛИ 77 на вход регистра 58. The fifth operation mode is set by control signals (α, β, γ) = (0,0,1) at inputs 86, 87 and 88. Elements h and f are supplied to inputs 84 and 85, respectively. The h element is recorded in register 55, and the f element in registers 56 and 57. The elements And 67, 70, 71 are opened by a single signal from the output of the element NOT 82. At the output of the multiplier 53, the value f • g is generated, where g is the contents of the register 59Λ supplied to the second input of the multiplier 53 through the elements AND 71 and OR 74, at the output of the adder 54 the value h 'h + f • g, which is fed through the elements AND 70 and OR 77 to the input of the register 58.

В шестом режиме работы на входы 86, 87 и 88 подаются управляющие сигналы (α,β,γ) = (0,0,0). На входы 84 и 85 подаются соответственно элементы h и f, которые записываются соответственно в регистры 55 и 56. В регистре 57 хранится элемент f'. In the sixth mode of operation, control signals (α, β, γ) = (0,0,0) are applied to the inputs 86, 87, and 88. At the inputs 84 and 85, the elements h and f are supplied, respectively, which are recorded in the registers 55 and 56, respectively. The element f 'is stored in the register 57.

Элементы И 67, 70 и 71 открываются. На входе умножителя 53 формируется значение f' • g, на выходе сумматора 54 значение h' h + f' • g, которое подается на вход регистра 58. Elements And 67, 70 and 71 open. At the input of the multiplier 53, the value f '• g is generated, at the output of the adder 54, the value h' h + f '• g, which is fed to the input of the register 58.

Во всех режимах работы управляющие сигналы α,β и γ задерживаются на два такта с помощью триггеров 59-64. In all operating modes, the control signals α, β, and γ are delayed by two clock cycles using triggers 59–64.

На входы 9 и 10 устройства подаются соответственно элементы d_ij (h_ij) и c_ij (f_ij) в моменты времени

где t_o= -(2+Λ),Λ = max{τ,p}..At the

inputs

9 and 10 of the device, respectively, the elements d _ij (h _ij ) and c _ij (f _ij ) at times

where t _o = - (2 + Λ), Λ = max {τ, p} ..

На входы 11, 12 и 13 подаются соответственно управляющие сигналы α,β и γ в моменты времени

На выходе результата 22 устройства элементы h_ij формируются в моменты времени

Последний элемент h_Iτ формируется на (Λ(Q+I)+2p+τ-Λ)_м такте.The

inputs

11, 12 and 13 are respectively supplied with control signals α, β and γ at time instants

At the output of the result of the device 22, elements h _ij are formed at time instants

The last element h _Iτ is formed at the (Λ (Q + I) + 2p + τ-Λ) _m beat.

Период подачи элементов c_ij, d_ij, f_ij для перемножения матриц следующей задачи равен Λ•(Q+I) тактов.The period of submission of the elements c _ij , d _ij , f _ij for multiplying the matrices of the next problem is equal to Λ • (Q + I) clock cycles.

Значение Λ порядка подается на вход 15 устройства, откуда оно через входы 42 блоков 1 и входы 89 вычислительных узлов поступает на дешифратор 83. В результате дешифрации значение L с выхода

дешифратора 83 снимается единичный сигнал, который поступает на соответствующий вход элементов И 73_i. В результате этого с выходов регистров 59_i через элементы И 73_i и ИЛИ 78 информация поступает на соответствующие входы элементов И 71 и 72. Таким образом осуществляется настройка вычислительного узла на конкретное значение Λ≅L.The value Λ of the order is fed to the input 15 of the device, from where it enters the decoder 83 through the inputs of 42 blocks 1 and the inputs of 89 computing nodes. As a result of decryption, the value of L from the output

the decoder 83 is removed a single signal, which is fed to the corresponding input of the elements And 73 _i . As a result of this, from the outputs of the registers 59 _i through the elements AND 73 _i and OR 78, the information goes to the corresponding inputs of the elements AND 71 and 72. Thus, the computing node is configured to a specific value Λ≅L.

В каждом блоке обработки 1 производится дублирование выполняемых операций с помощью вычислительных узлов 24 и 25. Результаты выполнения операций, начинающиеся по заднему фронту синхросигнала, формируются на выходе 92 по завершении переходных процессов в комбинационных схемах 53 и 54. Далее информация с выходов 92-96 узлов 24 и 25 поступает соответственно на информационные входы узла сравнения 26. При совпадении информации, поступающей на информационные входы узла сравнения 26 из вычислительных узлов 24 и 25 блока 1_j, заданный блок обработки 1_j считается исправным и единица с выхода узла сравнения 26 записывается в триггер 27, который используется для фиксации признака исправности данного блока обработки 1_j. С выхода триггера 27 единица поступает на соответствующие входы узлов элементов И 29, 30. В результате этого значения α_ij(h $\binom{(0)}{ij}$ ), c_ij, α,β, и γ, поступающие из блока 1_j-1 через входы 33-37 блока 1_j, подаются соответственно на входы вычислительных узлов 24 и 25, значение m, поступающее из блока 1_j-1 на вход 38 блока 1_j, через узел элементов И 29 выдается на выход 45 блока 1_j. Единичный сигнал с выхода триггера 27 поступает также на инверсный вход узла элементов И 28 и блокирует обход данного блока обработки.In each processing unit 1, the operations performed are duplicated using computing nodes 24 and 25. The results of operations starting from the trailing edge of the clock signal are generated at output 92 at the end of transients in combination circuits 53 and 54. Further information is provided from outputs 92-96 of the nodes 24 and 25 are respectively supplied to data inputs of the comparison unit 26. in case of coincidence information received at data inputs of the comparison unit 26 of the computing nodes 24 and 25 of unit 1 _j, a predetermined processing unit 1 _j considers Xia and serviceable unit output from the comparison unit 26 is written in the flip-flop 27, which is used for fixing the feature of serviceability of the processing unit 1 _j. From the output of the trigger 27, the unit enters the corresponding inputs of the nodes of the elements And 29, 30. As a result of this value α _ij (h $\binom{(0)}{ij}$ ), c _ij , α, β, and γ coming from block 1 _j-1 through the inputs 33-37 of block 1 _j are supplied respectively to the inputs of computing nodes 24 and 25, the value m coming from block 1 _j-1 to the input 38 of block 1 _j , through the element node AND 29 it is output 45 of block 1 _j . A single signal from the output of the trigger 27 also enters the inverse input of the node And And 28 and blocks the bypass of this processing unit.

Единичный сигнал с выхода триггера 27 через выход 45 блока 1_j поступает также на выход 21_j признака отказа группы устройства. При несовпадении информации, поступающей на информационные входы узла сравнения 26 вычислительных узлов 24 и 25, данный блок обработки 1_j считается неисправным и первый сигнал с выхода узла сравнения записывается в триггер 27. С выхода триггера 27 нулевой сигнал информации с выходов 92-96 вычислительного узла 24 блокируется. Нулевой сигнал с выхода триггера 27 поступает также на соответствующий вход узла элементов И 29 и на инверсный вход узла элементов И 28. В результате этого поступление значений α_ij(h $\binom{(0)}{ij}$ ), c_ij (f_ij), α,β,γ в вычислительные узлы 24 и 25 через узел элементов И 29 блокируется и открывается путь обхода данного блока обработки 1_j. В этом случае значения α_ij(h $\binom{(0)}{ij}$ ), c_ij (f_ij, α,β,γ, поступающие из предыдущего блока обработки 1_j-1 через узел элементов И 28 и узел элементов ИЛИ 31 выдаются соответственно на выходы 48-52 данного блока обработки. Значение m, поступающее из блока 1_j-1 на выход 39 блока 1_j, через узел элементов И 28 выдается на выход 47 блока 1_j. Нулевой сигнал с выхода триггера 27 через выход 46 блока 1_j выдается на выход 21_j признака отказа группы устройства.A single signal from the output of the trigger 27 through the output 45 of the block 1 _j also goes to the output 21 _{j of a} sign of failure of the device group. If the information supplied to the information inputs of the comparison node 26 of the computing nodes 24 and 25 does not coincide, this processing unit 1 _j is considered to be faulty and the first signal from the output of the comparison node is recorded in trigger 27. From the output of trigger 27, the zero information signal from outputs 92-96 of the computing node 24 is blocked. The zero signal from the output of the trigger 27 also goes to the corresponding input of the node of elements And 29 and to the inverse input of the node of elements And 28. As a result of this, the values α _ij (h $\binom{(0)}{ij}$ ), c _ij (f _ij ), α, β, γ to the computational nodes 24 and 25 through the And 29 element node is blocked and a bypass path of this processing unit 1 _{j is} opened. In this case, the values of α _ij (h $\binom{(0)}{ij}$ ), c _ij (f _ij , α, β, γ, coming from the previous processing unit 1 _j-1 through the AND node 28 and the OR node 31, respectively, are output to outputs 48-52 of this processing unit. The value m coming from the unit 1 _j-1 to the output 39 of the block 1 _j , through the element node AND 28 it is output to the output 47 of the block 1 _j . A zero signal from the output of the trigger 27 through the output 46 of the block 1 _j is output to the output 21 _{j of a} sign of a device group failure.

Для того, чтобы в определенных ситуациях принудительно вывести блок 1_j из состава устройства, используется установочный вход 17 устройства. В этом случае внешними средствами управления на выходе 17_j устройства формируется сигнал, который через вход 43 блока обработки 1_j поступает на вход установки в ноль триггера 27.In order to force block 1 _j from the device in certain situations, the installation input 17 of the device is used. In this case, a signal is generated by the external controls at the output 17 _{j of the} device, which, through the input 43 of the processing unit 1 _{j, is} fed to the installation input at zero of the trigger 27.

Для того, чтобы в определенных ситуациях принудительно вывести блок 1_j из состава устройства, используется установочный вход 17_j устройства. В этом случае внешними средствами управления на входе 17_j устройства формируется сигнал, который через вход 43 блока обработки 1_j поступает на вход установки в ноль триггера 27. Для того, чтобы принудительно ввести блок обработки 1_j в состав устройства, например, после его принудительного вывода или после фиксирования ложного отказа, используется вход 18_j устройства. В этом случае внешними средствами управления на входе 18_j устройства формируется сигнал, который через вход 44 блока обработки 1_j поступает на вход установки в единицу триггера 27. При этом работа блока обработки 1_j может быть блокирована путем подачи на вход 20 устройства единичного сигнала. В этом случае единичный сигнал через вход 40 блока 1_j поступает на инверсный вход элемента И 32, который блокирует прохождение тактовых сигналов на тактовые входы вычислительных узлов 24 и 25, триггера 27.In order to force the unit 1 _j to be forced out of the device in certain situations, the installation input 17 _{j of the} device is used. In this case, a signal is generated by the external controls at the input 17 _{j of the} device, which, through the input 43 of the processing unit 1 _{j, is} fed to the installation input to the zero of the trigger 27. In order to force the processing unit 1 _j to enter into the device, for example, after it is forced output or after fixing a false failure, the input 18 _{j of the} device is used. In this case, a signal is generated by external controls at the input 18 _{j of the} device, which, through the input 44 of the processing unit 1 _{j, is} fed to the installation input to the trigger unit 27. In this case, the operation of the processing unit 1 _j can be blocked by supplying a single signal to the input 20 of the device. In this case, a single signal through the input 40 of block 1 _{j is} fed to the inverse input of the And 32 element, which blocks the passage of clock signals to the clock inputs of computing nodes 24 and 25, of trigger 27.

Для установки регистров и триггеров вычислительных узлов 24 и 25 блока 1_j в исходное состояние при запусках и перезапусках устройства используется вход 19_j устройства. Для установки блока 1_j в исходное состояние на вход 19_j устройства подается единичный сигнал, который через вход 39 блока 1_j поступает на входы установки в исходное состояние вычислительных узлов 24 и 25. Вход установки в исходное состояние вычислительных узлов 24 и 25 подключен к входам установки в нулевое состояние всех регистров и триггеров узлов 24 и 25 (на фиг. 3 не показаны).To set the registers and triggers of the computing nodes 24 and 25 of block 1 _j to their initial state when the device starts and restarts, the input 19 _{j of the} device is used. To set the unit 1 _j to its initial state, a single signal is input to the input 19 _{j of the} device, which through the input 39 of the unit 1 _{j is} supplied to the installation inputs to the initial state of the computing nodes 24 and 25. The installation input to the initial state of the computing nodes 24 and 25 is connected to the inputs zeroing all the registers and triggers of nodes 24 and 25 (not shown in Fig. 3).

На вход 14 устройства подается нулевое значение величины m. При наличии исправных блоков 1₁,1_P с выходов 21₁, 21_P признака отказа устройства выдаются единичные сигналы, которые подаются на входы соответствующих комбинационных сумматоров 2₁,2_P. Значение m, поступающее на вход 38 блока 1_j, где j 1,n, в случае исправности блоков 1₁,1_j-1 равно j-1. В случае исправности блока 1_j данное значение m выдается на выход 45 блока 1_j и поступает на соответствующий вход комбинационного сумматора 2_j, с выхода которого снимается значение m=j,, которое записывается в регистр 3_j, и поступает на выход узла сравнения 4_j, на другой вход которого поступает значение P. Таким образом, на каждом такте в случае исправности блока 1_j с выхода комбинационного сумматора 2 выдается значение μ.At the input 14 of the device is a zero value of m. If there are serviceable blocks 1 ₁ , 1 _P from the outputs 21 ₁ , 21 _{P of the} device failure indicator, single signals are issued that are fed to the inputs of the corresponding combination adders 2 ₁ , 2 _P. The value of m supplied to the input 38 of block 1 _j , where j 1, n, in case of serviceability of blocks 1 ₁ , 1 _j-1 is equal to j-1. In case of serviceability of block 1 _j, this value of m is output to output 45 of block 1 _j and goes to the corresponding input of the combination adder 2 _j , from the output of which the value m = j is taken, which is written into register 3 _j , and goes to the output of comparison node 4 _j , to the other input of which the value P arrives. Thus, at each step, if the unit 1 _j is operational, the value μ is output from the output of the combinational adder 2.

При совпадении значений m и P с выхода узла сравнения 4_j выдается единичный сигнал, который открывает элементы И 7_P (при этом все остальные элементы И 7 остаются закрытыми) и результат через элементы И 7_P и элементы ИЛИ 6 выдаются на выходы 22 устройства. В случае отказа блока 1_j происходит обход этого блока, как описано выше. При этом в случае исправности предыдущих блоков 1_I,1_j-1 на вход 38 блока 1_j поступает значение m=j-11, которое далее поступает на выход 47 блока 1_j, с выходов 45 и 46 блока 1_j снимаются нулевые значения и, таким образом, с выхода комбинационного сумматора 2_j снимается нулевое значение m. В результате этого с выхода узла сравнения 4_P снимается нулевое значение, которое закрывает элементы И 7_P. Если блок 1_P+1 исправен, то на вход 38 блока 1_P+1 поступает значение m=p-11, с выхода 46 блока 1_P+1 выдается единичный сигнал и, следовательно, с выхода комбинационного сумматора 2_P+1 снимается значение m=p. В результате этого с выхода узла сравнения 4_P+1 снимается единичный сигнал, который открывает элементы И 7_P+1 и результат через элементы И 7_P+1 и элементы ИЛИ 6 выдается на выходы результата устройства. Нулевое значение величины μ, формируемой на комбинационном сумматоре 2_j на последующих тактах, поступает на соответствующие входы элементов ИЛИ 5_j и в дальнейшем не влияет на величину mб поступающую на вход 38 блока 1_j+1.If the values of m and P coincide with the output of the comparison node 4 _j, a single signal is issued that opens the And 7 _P elements (while all other And 7 elements remain closed) and the result is sent to the device outputs 22 through the And 7 _P elements and the OR 6 elements. In case of failure of block 1 _j , this block is bypassed, as described above. Moreover, if the previous blocks 1 _I , 1 _{j-1 are} in good condition, the input 38 of block 1 _j receives the value m = j-11, which then goes to the output 47 of block 1 _j , the zero values are removed from outputs 45 and 46 of block 1 _j and thus, the zero value m is removed from the output of the combinational adder 2 _j . As a result of this, a value of zero is removed from the output of the comparison node 4 _P , which closes the AND 7 _P elements. If block 1 _{P + 1 is} working, then input 38 of block 1 _{P + 1} receives the value m = p-11, a single signal is output from output 46 of block 1 _{P + 1} and, therefore, the value of the combination combiner 2 _{P + 1} is taken m = p. As a result of this, a single signal is removed from the output of the comparison node 4 _{P + 1} , which opens the AND 7 _{P + 1} elements and the result through the AND 7 _{P + 1} elements and OR 6 elements is output to the outputs of the device result. The zero value of μ, formed on the combinational adder 2 _j at subsequent ticks, is fed to the corresponding inputs of OR elements 5 _j and does not affect the value of mb received at input 38 of block 1 _{j + 1} .

Таким образом, блок обработки 1_j выводится из вычислительного процесса путем обхода, а первый из исправных резервных блоков, например I_P+1, вводится в процесс вычисления, при этом длина линейки исправно функционирующих блоков обработки 1 устройства сохраняется.Thus, the processing unit 1 _j is removed from the computing process bypassing, and the first of the serviceable backup units, for example, I _{P + 1} , is introduced into the calculation process, while the length of the line of correctly functioning processing units 1 of the device is saved.

При обнаружении S отказов блоков 1 происходит обход отказавших блоков 1, как было описано выше. Пусть К номер последнего отказавшего блока 1 линейки, тогда с выхода 47 блока 1_K будет выдаваться значение m=p-s, которое поступит на вход 38 блока 1_K+1. Поскольку блок 1_K+1 считается исправным, то с выхода 46 блока 1_K+1 выдается единичный сигнал, с выхода комбинационного сумматора 2_K+1 будет выдано значение μ = p-s+1, которое поступит на выход 38 блока 1_K+2 и т. д. При попадании значения μ на выход 38 исправного блока 1_j, на выходе комбинационного сумматора 2_j формируется величина, равная m+1. При попадании значения μ на вход 38 неисправного блока 1_j, на выходе комбинационного сумматора 2_j формируется нулевое значение, а значение m с выхода 47 блока 1_j поступает на вход 38 следующего блока 1_j+1 линейки. С выхода комбинационного сумматора 2_P+S на вход узла сравнения 4_p+s подается значение m=p, с выхода узла сравнения 4_P+S подается единичный сигнал, который открывает элементы И 7_P+S, и результат с выхода 48 блока 1_P+S через элементы И 7_P+S и ИЛИ 6 поступает на выходы 22 результата. В данном случае на один из входов элемента ИЛИ-НЕ 8 поступает единичный сигнал, и соответственно на выходе 23 признака отказа устройства присутствует нулевой сигнал, который свидетельствует об исправности устройства. При R < S на выходах узлов 4₁,4_L будут нулевые значения, с выхода элемента ИЛИ-НЕ 8 на выход 23 признака отказа устройства будет выдано единичное значение, которое свидетельствует об исчерпании резерва и отказа устройства. Таким образом, при накоплении R отказов работоспособность устройства сохраняется и длина линейки исправно функционирующих блоков обработки 1 устройства остается постоянной. При обнаружении (R+1)-го отказа устройства с выхода элемента ИЛИ-НЕ 8 на выход 23 устройства выдается признак отказа устройства, который далее поступает на средства внешнего управления.When S failures of blocks 1 are detected, the failures of blocks 1 are bypassed, as described above. Let K be the number of the last failed block 1 of the line, then from the output 47 of the block 1 _{K, the} value m = ps will be issued, which will go to the input 38 of the block 1 _{K + 1} . Since the 1 _{K + 1} block is considered to be serviceable, a single signal is output from the output of the 1 _{K + 1} block, the value μ = p-s + 1 will be output from the output of the combinative adder 2 _K + 1, which will be output to the output 38 of the 1 _{K +} block ₂ , etc. When a value of μ hits the output 38 of a working unit 1 _j , a value equal to m + 1 is formed at the output of the combination adder 2 _j . When the value μ is received at the input 38 of the faulty block 1 _j , a zero value is generated at the output of the combinational adder 2 _j , and the value m from the output 47 of block 1 _j goes to input 38 of the next block 1 _{j + 1 of the} line. From the output of the combinational adder 2 _{P + S} , the value m = p is supplied to the input of the comparison node 4 _{p + s} , from the output of the comparison node 4 _{P + S} a single signal is supplied that opens the AND 7 _{P + S} elements, and the result is from the output of block 48 1 _{P + S} through the elements AND 7 _{P + S} and OR 6 is supplied to the outputs 22 of the result. In this case, one of the inputs of the OR-NOT 8 element receives a single signal, and accordingly, at the output 23 of the device failure indicator, a zero signal is present, which indicates the health of the device. When R <S, the outputs of the nodes 4 ₁ , 4 _L will have zero values, from the output of the OR-NOT 8 element to the output 23 of the device failure indicator, a single value will be issued, which indicates the exhaustion of the reserve and device failure. Thus, with the accumulation of R failures, the operability of the device is preserved and the length of the line of correctly functioning processing units 1 of the device remains constant. Upon detection of the (R + 1) -th device failure from the output of the OR-NOT 8 element to the device output 23, a device failure indicator is issued, which then goes to the external control means.

При работе устройства незаблокированные резервные блоки 1 автоматически функционируют в режиме контроля дублированием. В этом случае на входы первого блока обработки 1_r, где r ≥ P+1, находящегося в резерве, с выхода рабочей линейки устройства поступают вычислительные значения. В результате обработки этого значения в вычислительных узлах 24 и 25 и последующего сравнения результатов в узле 26 резервных блоков обработки 1_r происходит обновление значений триггеров 27 этих блоков. Дальнейшее использование этих резервов блоков обработки 1_r будет происходить с учетом их исправности.When the device is operating, unblocked redundant units 1 automatically operate in the duplication control mode. In this case, the inputs of the first processing unit 1 _r , where r ≥ P + 1, which is in reserve, from the output of the working line of the device receive computational values. As a result of processing this value in the computing nodes 24 and 25 and subsequent comparison of the results in the node 26 of the backup processing units 1 _r , the values of the triggers 27 of these blocks are updated. Further use of these reserves of processing units 1 _r will occur taking into account their serviceability.

Рассмотрим работу устройства для конкретного случая 1 P3, τ=Q=2 и R 1. Организация входного и выходного потоков данных, состояния регистров, триггеров, значения на выходах умножителя и сумматора вычислительных узлов блоков 1₁, 1₂ и 1₃ в случае их исправности приведены в табл. 1.Consider the operation of the device for a specific case 1 P3, τ = Q = 2 and R 1. Organization of input and output data streams, the status of registers, triggers, values at the outputs of the multiplier and adder of the computing nodes of blocks 1 ₁ , 1 ₂ and 1 ₃ in case of their health are given in table. one.

Рассмотрим формирование элемента h₁₁ в случае исправности блоков 1₁, 1₂ и 1₃. На первом такте в блоке 1₁ формируется значение c₁₁ • d₁₁, на втором такте значение c₁₂ • d₂₁, на четвертом такте значение g c₁₁ • d₁₁ + d₂₁ • c₁₂, на седьмом такте значение

. В блоке 1₂ на девятом такте формируется значение

. В блоке 1₃ на одиннадцатом такте формируется значение

, которое выдается на выход 22 устройства на тринадцатом такте. Аналогичным образом формируются остальные элементы h_ij.Consider the formation of the element h ₁₁ in the case of serviceability of the

blocks

1 ₁ , 1 ₂ and 1 ₃ . On the first measure in block 1 ₁ the value c ₁₁ • d _{11 is formed} , on the second measure the value c ₁₂ • d ₂₁ , on the fourth measure the value gc ₁₁ • d ₁₁ + d ₂₁ • c ₁₂ , on the seventh measure

. In block 1 ₂ on the ninth measure the value is formed

. In block 1 ₃ on the eleventh measure the value is formed

which is issued to the output 22 of the device on the thirteenth cycle. Similarly, the remaining elements h _{ij are formed} .

Устройство перемножает три (n x n) матрицы за 2 n (n + 1) тактов. The device multiplies three (n x n) matrices in 2 n (n + 1) cycles.

Пусть на одиннадцатом такте работы устройства обнаружен отказ блока обработки 1₂. В этом случае состояние регистров триггеров, значения на выходах комбинационных умножителей и сумматора вычислительных узлов блоков обработки 1₁, 1₂, 1₃ и 1₄ (1₄ резервный блок обработки) приведены в табл. 2. На такте t 11 обнаружен отказ блока 1₂, на такте t 12 производится обнуление блока 1₁, блокировка блока 1₂, на такте t 13 производится блокировка и обнуление блока 1₃, на такте t 14 производится перезапуск устройства, разблокирование блока 1₃. Появившийся отказ блока обработки 1₂ приводит к тому, что нулевое значение сигнала с выхода узла сравнения 26 записывается в триггер 27. С выхода триггера 27 нулевое значение сигнала поступает на входы узлов элементов И 29, 30 и на инверсные входы узлов элементов И 28. В результате этого происходит обход блока 1₂ и запрещение выдачи информации с выходов узла 24. Блокировка работы блока 1₂ осуществляется подачей единичного сигнала на вход 20₂ устройства. Обнуление блока 1₁ осуществляется с помощью подачи единичного сигнала на вход 19₁ устройства. Нулевой сигнал с выхода триггера 27 поступает на выход 21₂ устройства. Все временные диаграммы подачи значений элементов матриц и внешних управляющих сигналов формируются с помощью средств внешнего управления или аппаратурной среды. Алгоритм восстановления вычислительного процесса после обнаружения отказа блока 1_j определяет следующую последовательность действий:
такт i: фиксирование блока 1_j с обнаруженным отказом, блокировка блока 1_j, чтение информации с блока 1_j+1 в блок 1_j+2, обнуление блока 1_j+1 и блокировка блока 1_j+1;
такт i+1: чтение информации с блока 1_j+2 в блок 1_j+3, блокировка и обнуление блока 1_j+2, обнуление блоков 1₁,1_j+1;
такт i+2: чтение информации с блока 1_j+3 в блок 1_j+4, блокировка и обнуление блока 1_j+3, разблокирование блока 1_j+1;
такт i+3: чтение информации с блока 1_j+4 в блок 1_j+5, блокировка и обнуление блока 1_j+4, разблокировка блока 1_j+2;
такт i+K: чтение информации с блока 1_j+K+1 в блок 1_j+K+2, блокировка и обнуление блока 1_j+K+1, разблокировка блока 1_j+K+1.Suppose that at the eleventh cycle of the device, a failure of processing unit 1 _{2 is} detected. In this case, the state of the trigger registers, the values at the outputs of the combination multipliers and the adder of the computational nodes of the processing units 1 ₁ , 1 ₂ , 1 ₃ and 1 ₄ (1 ₄ backup processing unit) are given in table. 2. At cycle t block 11 is detected failure 1 ₂ in cycle t 12 is made reset unit 1 _1, 1 blocking unit _2, in cycle t and the lock 13 is made reset unit 1 ₃ in cycle t 14 produced restart device, unlocking unit 1 ₃ . The resulting failure of the processing unit 1 ₂ leads to the fact that the zero value of the signal from the output of the comparison node 26 is recorded in the trigger 27. From the output of the trigger 27, the zero value of the signal goes to the inputs of the nodes of the elements And 29, 30 and the inverse inputs of the nodes of the elements And 28. In As a result of this, the block 1 ₂ is bypassed and the information from the outputs of the node 24 is prohibited. The operation of the block 1 ₂ is blocked by supplying a single signal to the input 20 _{2 of the} device. Zeroing the block 1 _{1 is} carried out by applying a single signal to the input 19 _{1 of the} device. The zero signal from the output of the trigger 27 goes to the output 21 _{2 of the} device. All timing diagrams of supplying values of matrix elements and external control signals are generated using external control means or a hardware environment. The algorithm for restoring the computing process after detecting a failure of block 1 _j determines the following sequence of actions:
measure i: fixing block 1 _j with a detected failure, blocking block 1 _j , reading information from block 1 _{j + 1} to block 1 _{j + 2} , zeroing block 1 _{j + 1} and blocking block 1 _{j + 1} ;
cycle i + 1: reading information from block 1 _{j + 2} to block 1 _{j + 3} , blocking and zeroing block 1 _{j + 2} , zeroing blocks 1 ₁ , 1 _{j + 1} ;
cycle i + 2: reading information from block 1 _{j + 3} to block 1 _{j + 4} , blocking and zeroing block 1 _{j + 3} , unlocking block 1 _{j + 1} ;
cycle i + 3: reading information from block 1 _{j + 4} into block 1 _{j + 5} , blocking and zeroing block 1 _{j + 4} , unlocking block 1 _{j + 2} ;
cycle i + K: reading information from block 1 _{j + K + 1} to block 1 _{j + K + 2} , blocking and zeroing block 1 _{j + K + 1} , unlocking block 1 _{j + K + 1} .

Если t_n время (число тактов), требуемое для подготовки к передопуску устройства со стороны средств внешнего управления, то время реинициализации линейки составит 2 (j+t_n) тактов.If t _{n is the} time (number of clock cycles) required to prepare for a device restart from the side of external controls, then the ruler reinitialization time will be 2 (j + t _n ) clock cycles.

В силу технологической структуры кристалл ИС состояния исправности или неисправности его различных долей взаимосвязаны. Степень связи между отказами различных долей ИС измеряется коэффициентом корреляции, величина которого тем большем, чем выше уровень технологии и степень интеграции ИС. Наличие не менее 16-разрядных комбинационных умножителей, сумматора и регистров обуславливает степень интеграции и уровень технологии, достаточные для проявления высокой степени корреляции отказов. При контроле дублированием вычислительных узлов необходимо, чтобы узлы и блоки обработки 1 были реализованы на разных кристаллах ИС. Аналогично, исходя из соображений корреляции отказов внутри кристалла ИС, необходимо, чтобы избыточные (резервные) блоки 1 не размещались на одних кристаллах ИС вместе с рабочими. By virtue of the technological structure, the crystal of an IS state of serviceability or malfunction of its various parts is interconnected. The degree of connection between failures of different parts of the IP is measured by the correlation coefficient, the magnitude of which is greater, the higher the level of technology and the degree of integration of IP. The presence of at least 16-bit Raman multipliers, an adder and registers determines the degree of integration and the level of technology sufficient to exhibit a high degree of correlation of failures. In the control of duplication of computing nodes, it is necessary that the nodes and processing units 1 be implemented on different IC chips. Similarly, based on considerations of the correlation of failures inside the IC chip, it is necessary that the redundant (reserve) blocks 1 should not be placed on the same IC chips together with the workers.

Технико-экономический эффект предлагаемого устройства заключается в следующем. The technical and economic effect of the proposed device is as follows.

В предлагаемом устройстве осуществляется непрерывный аппаратный контроль на протяжении всего времени работы и блокировка выдачи ошибочной информации при обнаружении отказавшего блока обработки. В устройстве реализован наиболее полный аппаратный контроль, ориентированный на обнаружение всех видов отказов, при этом время контроля сравнимо с тактовым периодом. Достоверность функционирования блока обработки 1 систолического устройства будет определяться как
D_ф (t) P_пр (t) + P_oo (t),
где P_пр (t) вероятность правильной работы блока обработки 1,
P_oo (t) вероятность правильной работы блока обработки 1 и выдача с выхода блока 1 сигнала отказа.In the proposed device, continuous hardware monitoring is carried out throughout the entire operating time and the blocking of the issuance of erroneous information upon detection of a failed processing unit. The device implements the most comprehensive hardware control focused on detecting all types of failures, while the monitoring time is comparable to the clock period. The reliability of the functioning of the processing unit 1 of the systolic device will be determined as
D _f (t) P _ol (t) + P _oo (t),
where P _CR (t) is the probability of the correct operation of processing unit 1,
P _oo (t) is the probability of the correct operation of processing unit 1 and the output of a failure signal from the output of unit 1.

Для рассматриваемого систолического устройства
P_пр(t) = P $\binom{2}{уз}$ (t);
P_oo (t) 2P_уз (t) (1 P_уз (t)),
где P_уз (t) вероятность безотказной работы вычислительного узла 24 (25).For the systolic device in question
P _ol (t) = P $\binom{2}{bonds}$ (t);
P _oo (t) 2P _knots (t) (1 P _knots (t)),
where P _knots (t) is the probability of failure of the computing node 24 (25).

Следовательно, достоверность функционирования всего устройства будет
D_ф= (2P_уз(t)-P $\binom{2}{уз}$ (t))ⁿ.
При P_уз (t) 0,99, n 3 D_ф 0,996; при P_уз (t) 0,99, n 10 D_ф 0,9891; при P_уз (t) 0,999, n 3 D_ф 0,999997; при P_уз (t) 0,999, n 10 D_ф 0,999989; при P_уз (t) 0,9999 и выше D_ф практически равна 1.Therefore, the reliability of the operation of the entire device will be
D _f = (2P _knots (t) -P $\binom{2}{bonds}$ (t)) ⁿ .
When P _knots (t) 0.99, n 3 D _f 0.996; at P _knots (t) 0.99, n 10 D _f 0.9891; at P _knot (t) 0.999, n 3 D _f 0.999997; at P _knot (t) 0.999, n 10 D _f 0.999989; when P _knots (t) 0,9999 and above D _f almost equal to 1.

Время восстановления вычислительного процесса (получение достоверного результата на выходе устройства) пропорционально значению m_отк, где m_отк≅Λ, m_отк номер отказавшего блока обработки 1 в линейке устройства. ЫЫЫ2Recovery time computing process (obtaining reliable results on the output device) is proportional to the value of _TCI m where m _TCI ≅Λ, m _TCI number of the failed processing unit 1 in the line of unit. YYY2

Claims

1. A device for multiplying three matrices and computing a two-dimensional discrete Fourier transform, containing P processing units, each of which includes a first computing node, the device’s clock input connected to the clock inputs of the processing units from the first to the Pth, information inputs of the first and second groups , the first, second and third control inputs of the device are connected respectively to the information inputs of the first and second groups, to the first, second and third control inputs of the first processing unit, the outputs of the first pp, the second group, the first, second and third outputs of the i-th processing unit (where i 1, P 1) are connected respectively to the information inputs of the first group, the second group, to the first, second and third control inputs of the (i + 1) -th processing unit, characterized in that the processing units are entered from the (P + 1) th through L th processing units (where LP + R, R is the number of redundant processing units), L combiners, (L-1) th register , L comparison nodes, L groups of OR elements, L groups of AND elements and OR element NOT, while the clock input of the device is connected to the clock inputs of the blocks of operations from the (P + 1) -th through the L-th and to the synchronization inputs of the registers from the first to (L 1) -th, the outputs of the first group of the i-th processing unit are connected respectively to the first inputs of the elements And of the i-th group, the outputs of the first groups of the j-th processing block (where j P + 1, L) are connected respectively to the information inputs of the first group of the (j + 1) -th processing block and, respectively, to the first inputs of the elements of the j-th group, outputs of the first group of the L-th block processing are connected respectively to the first inputs of the elements AND of the L-th group, the outputs of the second group, the first, second and third outputs of the k-th block processing (where k 1, L 1) are connected respectively to the information inputs of the second group, to the first, second and third control inputs of the (k + 1) -th processing unit, the fourth output of the Z-th processing unit (where Z 1, L) connected to the information input of the Zth combined adder and the Zth output of the device failure indicator group, the outputs of the third and fourth groups of the kth processing unit are connected respectively to the information inputs of the kth combined adder group and the first inputs of the OR elements of the kth group, outputs of elements AND groups from the first to the L-th connected respectively to the inputs of the OR elements of the L-th group, the outputs of which are connected respectively to the outputs of the device, the control inputs of the first group of which are connected respectively to the control inputs of the first group of the first processing unit, the outputs of the k-th combined adder are connected to the information inputs of the k-th register and to the inputs of the first group of the k-th comparison node, the outputs of the L-th combined adder are connected to the inputs of the first group of the L-th comparison node, the output of the Z-th comparison node is connected to the second inputs elements AND of the Z-th group and to the Z-th input of the element OR NOT, the output of which is connected to the output of the device failure indicator, the control inputs of the second group of which are connected to the inputs of the second groups of all comparison nodes and to the control inputs of the second groups of all processing units, information outputs of the k-th register are connected respectively to the second inputs of the OR elements of the k-th group, the outputs of which are connected respectively to the control inputs of the first group of the (k + 1) -th processing unit, the Zth installation inputs of the first, second and third groups are connected respectively to the first, second, and third inputs of the installation of the Zth processing block, the blocking input of which is connected to the Zth blocking input of the device, and each processing block additionally contains a second computational node, a comparison node, a trigger, three nodes of AND elements, a node of OR elements and the element And, information inputs of the first and second groups, the control inputs of the first group, the first, second and third control inputs of the processing unit are connected respectively to the inputs of the group of the first node of the elements And, respectively, to the inputs of the group w of the first AND element group, the outputs of the group of the first AND element node are connected respectively to the inputs of the first group of the OR element node, the outputs of which are connected respectively to the outputs of the first group, second group, the first, second, and third outputs of the processing unit, the outputs of the first group of the second AND element node connected respectively to the information inputs of the first group, the second group, to the first and third control inputs of the first computing node and, respectively, to the information inputs of the first group, second group, to the first the second, third control inputs of the second computing node, the outputs of the first group, second group, the first, second and third outputs of the first computing node are connected respectively to the inputs of the group of the third node of the elements And, respectively, to the inputs of the first group of the comparison node, the outputs of the first group, the second groups, the first, second and third outputs of the second computing node are connected respectively to the inputs of the second group of the comparison node, the output of which is connected to the information input of the trigger, the output of which is connected to the inputs of the second and third nodes of the AND elements, to the inverse input of the first node of the AND elements and to the fourth output of the processing unit, the outputs of the third node of the AND elements are connected respectively to the inputs of the second group of the OR element node, the control inputs of the second group of the processing unit are connected respectively to the control inputs of the group of the first computing node and, respectively, to the control inputs of the group of the second computing node, the first input of the installation of the processing unit is connected to the inputs of the initial installation of the first and second units, the second and third inputs of the installation of the processing unit are connected respectively to the input of the installation to zero and to the installation input to the trigger unit, the output of the lock and the clock input of the processing unit are connected respectively to the first and second (inverse) inputs of AND elements, the output of which is connected to the clock the inputs of the first and second computing nodes and to the trigger synchronization input, the output of the second groups of the first and second nodes of the AND elements are connected respectively to the outputs of the third and fourth groups of the processing unit.

2. The device according to claim 1, characterized in that each computing node contains a combinational multiplier, a combinational adder, from the first to the fourth registers, a group of registers, from the first to the sixth triggers, from the first to the (L + 7) th group of AND elements , from the first to the fifth group of OR elements, from the first to the third elements AND, the element NOT and the decoder, while the information inputs of the first group of the computing node are connected to the information inputs of the first register, the outputs of which are connected to the first inputs of the elements AND of the first and second groups, output the odes of the AND elements of the first group are connected to the first inputs of the OR elements of the first and second groups, the outputs of the OR elements of the first group are connected to the information inputs of the first group of the Raman multiplier, the outputs of which are connected to the information inputs of the first group of the Raman adder and to the first inputs of the AND elements of the third group, outputs which are connected to the first inputs of the AND elements of the fourth group and the AND elements of the fifth group, the outputs of which are connected to the second inputs of the OR elements of the second group, the outputs of which are connected to the information inputs of the second register, the outputs of which are connected to the outputs of the first group of the computing node, the information inputs of the second group of which are connected to the information inputs of the third and fourth registers, the outputs of which are connected respectively to the outputs of the second group of the computing node and to the information inputs of the second group of the Raman multiplier, the outputs of the elements And the second group is connected to the first inputs of the OR elements of the third group, the outputs of which are connected to the information inputs of the second group to combination adder, the outputs of the AND elements of the third group are connected to the first inputs of the OR elements of the fourth group, the outputs of which are connected to the information inputs of the first register of the group, the outputs of the S-th group register (where S 1, L 1) are connected to the information inputs (S + 1) group register and the first inputs of AND elements (L + 5) of the group, the outputs of the L-group register are connected to the first inputs of AND elements (L + 5) of the group, the outputs of AND elements (S + 5) of the group connected to the corresponding inputs of the elements of the fourth group, the outputs of which are connected to the first inputs of the elements of the AND (L + 6) -th group and, accordingly, the first inputs of the elements of the AND (L + 7) -th group, the outputs of which are connected to the second inputs of the OR elements of the third group, the outputs of the elements of the fourth group are connected to the second inputs of the OR elements of the fourth group, the outputs of the AND (L + 6) -th group elements are connected respectively to the third inputs of the OR elements of the fourth group and the second inputs of the OR elements of the first group, the first control input of the computing node is connected to the information input of the first trigger, the output of which is connected to the first inputs of AND elements of the first group, (L + 7) th group, to the first input of the first AND element, to the first input of the second AND element, the information input of the second trigger and the input of elements NOT, the output of which is connected to the second inputs of the AND elements of the second group, of the fifth group and (L + 6) -th group, the second control input of the computing node is connected to the information input of the third trigger, the direct output of which is connected to the information input of the fourth trigger and the second input of the first element And, the output of which is connected to the second inputs of the element in And of the third group, the inverse output of the third trigger is connected to the second input of the second element And, the output of which is connected to the second inputs of the elements And of the fourth group, the third control input of the computing node is connected to the information input of the fifth trigger and the first input of the third element And, the output of which is connected to write / read input of the fourth register, the outputs of the second, fourth and fifth triggers are connected respectively to the first and second outputs of the computing node and to the information input of the sixth trigger whose output is connected to the third output of the computing node, the control inputs of the group of which are connected to the inputs of the decoder, the i-th output of which (where i 1, L) is connected to the second inputs of the elements of the And (S + 5) -th group, the clock input of the computing node connected to the write / read inputs of the first, second and third registers, group registers, to the synchronization inputs of triggers from the first to the sixth and to the second input of the third element AND, the input of the initial installation of the computing node is connected to the zero inputs of all registers and the trigger .