RU2063663C1

RU2063663C1 - Digital receiver of harmonic constituents of delta- modulated signals

Info

Publication number: RU2063663C1
Application number: RU93017875A
Authority: RU
Inventors: Ю.О. Охлобыстин
Original assignee: Центральный Научно-Исследовательский Институт Связи
Priority date: 1993-03-29
Filing date: 1993-03-29
Publication date: 1996-07-10

Abstract

FIELD: electric communications. SUBSTANCE: device has synchronization unit 1, memory unit 2, two inverting XOR gates 3, 4, two reverse counters 5, 6, inverting XOR unit 8, comparator 9, adder 10, commutator 11, threshold gate 12, multiplier 13. EFFECT: increased functional capabilities. 2 cl, 6 dwg

Description

Изобретение относится к технике цифровой обработки сигналов и может быть использовано в электросвязи, в частности для обнаружения гармонических составляющих сигнальных кодов, применяемых на телефонных сетях, преобразованных в цифровую форму с помощью адаптивной дельта-модуляции. The invention relates to techniques for digital signal processing and can be used in telecommunications, in particular for the detection of harmonic components of signal codes used on telephone networks converted to digital form using adaptive delta modulation.

Такая задача может быть решена с помощью набора согласованных фильтров(корреляторов), каждый из которых содержит реверсивные счетчики, сумматор и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, а также блок памяти весовых коэффициентов. Such a problem can be solved using a set of matched filters (correlators), each of which contains reversible counters, an adder and EXCLUSIVE OR elements with inversion, as well as a memory block of weight coefficients.

Недостатком устройства является пониженная помехозащищенность и точность вычисления величин гармонических составляющих входного сигнала (точность фильтрации), что связано с тем, что точное вычисление требует расчета квадратного корня из суммы квадратов действительной и мнимой составляющий спектрального отсчета, в то время как в указанном устройстве это заменено вычислением суммы абсолютных величин действительной и мнимой составляющих. При этом максимальная относительная погрешность вычислений равна

от истинного значения, а результат фильтрации зависит от фазы сигнала. Это приводит к размыванию переходной полосы частот между границами срабатывания и несрабатывания; кроме того, для обеспечения уверенного приема в данном случае требуется уменьшение порога срабатывания, что может привести к ложным срабатываниям и снижению помехозащищенности.The disadvantage of this device is the reduced noise immunity and the accuracy of calculating the values of the harmonic components of the input signal (filtering accuracy), which is due to the fact that the exact calculation requires the calculation of the square root of the sum of the squares of the real and imaginary components of the spectral reference, while in this device it is replaced by calculation the sum of the absolute values of the real and imaginary components. In this case, the maximum relative calculation error is

from the true value, and the filtering result depends on the phase of the signal. This leads to erosion of the transition frequency band between the boundaries of operation and failure; in addition, to ensure reliable reception in this case, a reduction in the threshold is required, which can lead to false alarms and reduce noise immunity.

С другой стороны, точное вычисление по формуле "корень из суммы квадратов" требует применения в корреляторе двух перемножителей для вычисления квадратов действительной и мнимой составляющей и нелинейного устройства для вычисления квадратного корня, что существенно усложняет схему приемника. On the other hand, an exact calculation using the "root of the sum of squares" formula requires the use of two multipliers in the correlator to calculate the squares of the real and imaginary component and a nonlinear device for calculating the square root, which significantly complicates the receiver circuit.

Более простым по построению (без умножителей), но в то же время обеспечивающим более высокую точность вычислений по сравнению с известным приемником, является приемник /2/, принятый за прототип. Его блок-схема приведена на фиг. 1 и содержит блок 1 синхронизации, адресные выходы которого соединены с первыми входами соответственно первого (3) и второго (4) элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, вторые входы которых объединены и являются входом приемника, а выходы соединены со входами управления направления счета соответственно первого (5) и второго (6) реверсивного счетчика, тактовые входы и входы начальной установок которых попарно объединены и соединены с первым и вторым тактовым выходом блока 1 синхронизации, при этом выходы старших разрядов первого и второго реверсивного счетчика соединены с объединенными первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией соответственно первой и (7) и второй (8) групп, вторые входы которых соединены с выходами остальных разрядов соответствующего реверсивного счетчиков, а выходы соединены со входами компаратора 9, первой группой входов сумматора 10 и информационными входами коммутатора 11, управляющий вход которого соединен с выходом компаратора 9, а выходы соединены со второй группой входовых сумматоров 10, выходы которого соединены со входами порогового блока 12. More simple in construction (without multipliers), but at the same time providing higher accuracy of calculations in comparison with the known receiver, is the receiver / 2 /, adopted as a prototype. Its block diagram is shown in FIG. 1 and contains a synchronization unit 1, the address outputs of which are connected to the first inputs of the first (3) and second (4) EXCLUSIVE OR elements, respectively, with an inversion, the second inputs of which are combined and are the input of the receiver, and the outputs are connected to the control inputs of the counting direction, respectively, of the first ( 5) and the second (6) reverse counter, the clock inputs and inputs of the initial settings of which are paired and connected to the first and second clock output of synchronization unit 1, while the outputs of the senior bits of the first and second reverse The primary counter is connected to the combined first inputs of the EXCLUSIVE OR elements with the inverse of the first and (7) and second (8) groups, respectively, the second inputs of which are connected to the outputs of the remaining bits of the corresponding reverse counters, and the outputs are connected to the inputs of the comparator 9, the first group of inputs of the adder 10 and information inputs of the switch 11, the control input of which is connected to the output of the comparator 9, and the outputs are connected to the second group of input adders 10, the outputs of which are connected to the inputs of the threshold unit 12.

Как описано в [2] в прототипе уменьшена максимальная относительная погрешность вычисления модуля спектрального отсчета до величины 0,118 от истинного значения за счет того, что расчет результата V₂ фильтрации производится по формуле:

где

где: x(nТ) отсчеты входного дельта-модулированного сигнала,
sign (а) знаковая функция, равная +1 или -1 при а>=0 и а<0 соответственно,
fо частота, подлежащая обнаружению приемником,
Т период дискретизации сигнала х (nT),
NТ длительность анализируемого отрезка сигнала х(nТ), к концу которого формируется результат V₂ фильтрации. В приемнике, описанном в [1] вычисления, проводились по формуле

Технический результат от предлагаемого изобретения заключается в дальнейшем повышении точности фильтрации и помехозащищенности путем изменения способа вычисления результата фильтрации, что потребует введения одного умножителя на константу и проведения расчета результата по формуле:

где:

, max (.) и min (.) обозначают максимальную (минимальную) из величин, заключенных в скобки, А.В вычисляются по приведенным выше формулам (2), (3). Оценка точности вычислений будет проведена ниже.As described in [2] in the prototype, the maximum relative error in calculating the modulus of the spectral reference is reduced to a value of 0.118 from the true value due to the fact that the calculation of the result of V ₂ filtering is performed according to the formula:

Where

where: x (nТ) samples of the input delta-modulated signal,
sign (a) a sign function equal to +1 or -1 for a> = 0 and a <0, respectively,
fo frequency to be detected by the receiver,
T is the sampling period of the signal x (nT),
NT duration of the analyzed signal segment x (NT), to the end of which the result of V ₂ filtering is formed. In the receiver described in [1], the calculations were carried out according to the formula

The technical result of the present invention is to further improve the accuracy of filtering and noise immunity by changing the method of calculating the filtering result, which will require the introduction of one multiplier per constant and calculating the result according to the formula:

Where:

, max (.) and min (.) denote the maximum (minimum) of the values enclosed in brackets, A.V are calculated according to the above formulas (2), (3). Evaluation of the accuracy of calculations will be carried out below.

Технический результат достигается за счет того,что в устройство (см. фиг. 1), содержащее блок (1) синхронизации, адресные входы которого соединены с входами блока (2) памяти, первый и второй выходы которого соединены с первыми входами соответственно первого (3) и второго(4) элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, объединенные вторые входы которых являются входом устройства, а выходы соединены с входами управления направлением счета, соответственно, первого (5) и второго (6) реверсивного счетчика, объединенные входы начальной установки которых соединены с первым тактовым выходом блока (1) синхронизации, при этом выходы старших разрядов первого (5) и второго (е) реверсивного счетчика соединены с объединенными первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, соответственно, первой (7-1 7-ч) и второй (8-1 8-ч) группы, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией каждой группы соединены с выходами остальных разрядов соответствующих реверсивных счетчиков, выходы всех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией соединены со входами компаратора (9) и с информационными входами коммутатора (11), управляющий вход которого соединен с выходом компаратора (9), первая группа выходов коммутатора 11 соединена с входами порогового блока 12,введен умножитель 13, входы которого соединены с дополнительными выходами коммутатора 11, а выходы со второй группой входов сумматора 10. The technical result is achieved due to the fact that the device (see Fig. 1), containing the synchronization unit (1), the address inputs of which are connected to the inputs of the memory unit (2), the first and second outputs of which are connected to the first inputs, respectively, of the first (3 ) and the second (4) element EXCLUSIVE OR with inversion, the combined second inputs of which are the input of the device, and the outputs are connected to the inputs for controlling the direction of the count, respectively, of the first (5) and second (6) reverse counter, the combined inputs of the initial installation of which are connected are not connected with the first clock output of the synchronization unit (1), while the outputs of the upper digits of the first (5) and second (e) reverse counter are connected to the combined first inputs of the EXCLUSIVE OR elements with the inversion, respectively, of the first (7-1 7-h) and the second (8-1 8-h) group, the second inputs of the EXCLUSIVE OR elements with the inversion of each group are connected to the outputs of the remaining bits of the corresponding reverse counters, the outputs of all the EXCLUSIVE OR elements with the inversion are connected to the inputs of the comparator (9) and to the information inputs of the switch (11 ) the control input of which is connected to the output of the comparator (9), the first group of outputs of the switch 11 is connected to the inputs of the threshold unit 12, a multiplier 13 is introduced, the inputs of which are connected to the additional outputs of the switch 11, and the outputs are from the second group of inputs of the adder 10.

На фиг. 2 представлена блок-схема предлагаемого устройства. In FIG. 2 presents a block diagram of the proposed device.

На фиг. 3 представлены зависимости результатов фильтрации от фазы сигнала для различных типов приемников. In FIG. Figure 3 shows the dependence of the filtering results on the phase of the signal for various types of receivers.

На фиг. 4 приведена зависимость максимального разброса значений результатов фильтрации от параметра (коэффициент умножения умножителя 12). In FIG. Figure 4 shows the dependence of the maximum scatter of the values of the filtration results on the parameter (multiplier of the multiplier 12).

На фиг. 5 представлен один из вариантов построения блока 1 синхронизации, содержащий тактовый генератор 14, делитель частоты 15, инвертор 16 и одновибратор 17. In FIG. 5 presents one of the options for constructing a synchronization unit 1, comprising a clock 14, a frequency divider 15, an inverter 16, and a single-vibrator 17.

На фиг. 6 представлен вариант построения коммутатора 11, содержащий инвертор 18 и мультиплексоры 19, 20. In FIG. 6 shows an embodiment of a switch 11 comprising an inverter 18 and multiplexers 19, 20.

Устройство согласно фиг. 2 содержит блок 1 синхронизации, блок 2 памяти, первый 3 и второй 4 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, первый 5 и второй 6 реверсивные счетчики, первая и вторая группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией соответственно 7-1 7-ч и 8-1 8-ч, компаратор 9, сумматор 10, коммутатор 11, пороговый блок 12 и умножитель 13, при этом адресные входы блока 1 синхронизации соединены со входами блока (2) памяти, первый и второй выходы которого соединены с первыми входами соответственно первого (3) и второго(4) элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией, объединенные вторые входы которых являются входом устройства, а выходы соединены со входами управления направлением счета соответственно первого (5) и второго (6) реверсивного счетчика, объединенные входы начальной установки которых соединены с первым тактовым выходом блока (1) синхронизации, при этом выходы старших разрядов первого (5) и второго (6) реверсивного счетчика соединены с объединенными первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией соответственно первой (7-1 7-ч) и второй (8-1 8-ч) группы, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией каждой группы соединены с выходами остальных разрядов соответствующих реверсивных счетчиков, выходы всех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией соединены со входами компаратора (9) и с информационными входами коммутатора (11), управляющий вход которого соединен с выходом компаратора (9), первая группа выходов коммутатора 11 соединена с первой группой входов сумматора (10), а вторая с входами умножителя 13, выходы которого соединены с второй группой входов сумматора 10, выходы которого подключены к пороговому блоку 12. The device according to FIG. 2 contains a synchronization unit 1, a memory unit 2, the first 3 and second 4 elements EXCLUSIVE OR with inversion, the first 5 and second 6 reverse counters, the first and second groups of elements EXCLUSIVE OR with inversion, respectively 7-1 7-h and 8-1 8 -h, comparator 9, adder 10, switch 11, threshold block 12 and multiplier 13, while the address inputs of the synchronization block 1 are connected to the inputs of the memory unit (2), the first and second outputs of which are connected to the first inputs of the first (3) and second (4) element EXCLUSIVE OR with inversion, combined second inputs whose s are the input of the device, and the outputs are connected to the inputs of the direction control of the account, respectively, of the first (5) and second (6) reverse counter, the combined inputs of the initial installation of which are connected to the first clock output of the synchronization unit (1), while the outputs of the senior bits of the first ( 5) and the second (6) reversible counter are connected to the combined first inputs of the EXCLUSIVE OR elements with an inversion of the first (7-1 7-h) and second (8-1 8-h) groups, the second inputs of the EXCLUSIVE OR elements with the inversion of each group s are connected to the outputs of the remaining bits of the corresponding reversible counters, the outputs of all EXCLUSIVE OR elements are inverted to the inputs of the comparator (9) and to the information inputs of the switch (11), the control input of which is connected to the output of the comparator (9), the first group of outputs of the switch 11 is connected with the first group of inputs of the adder (10), and the second with the inputs of the multiplier 13, the outputs of which are connected to the second group of inputs of the adder 10, the outputs of which are connected to the threshold block 12.

Устройство работает следующим образом. Входной дельта-модулированный сигнал х(nТ) (Т период дискретизации), синхронизированный с тактовой частотой Т^-1, формируемой тактовым генератором 14 (фиг. 5) блока 1 синхронизации (синхронизация может быть обеспечена, например, тактированием дельта-кодера на фиг. 2 не показан) непосредственно от тактового генератора 14 (фиг. 5), или другими способами перемножается в элементах 3,4 ИСКЛЮЧАЮЩЕЕ ИЛИ с инверсией в каждом такте Т на весовые коэффициенты S и С, которые считываются с соответствующих выходов блока 2 памяти и равны S = sign(sin(2πf_onT)) и C= sign(cos(2πf_onT)), где f- частота, подлежащая обнаружению, sign- знаковая функция, n-номер такта в одном цикле обработки длительностью NT. Таблица программирования блока 2 памяти непосредственно следует из приведенных выше формул.The device operates as follows. The input delta-modulated signal x (nT) (T sampling period) synchronized with the clock frequency T ^-1 generated by the clock generator 14 (Fig. 5) of the synchronization unit 1 (synchronization can be provided, for example, by clocking the delta encoder in FIG. 2) directly from the clock generator 14 (Fig. 5), or is multiplied in elements EXCLUDING OR in elements 3.4 with an inversion in each cycle T by weighting factors S and C, which are read from the corresponding outputs of memory unit 2 and are equal to S = sign (sin (2πf _o nT)) and C = sign (cos (2πf _o nT) ), where f is the frequency to be detected, sign is a sign function, n is the measure number in one processing cycle of duration NT. The programming table of memory unit 2 directly follows from the above formulas.

В начале каждого цикла NT осуществляется начальная установка реверсивных счетчиков 5,6 коротким импульсом, подаваемым с первого тактового выхода блока 1 синхронизации, на втором выходе которого формируются тактовые импульсы частоты Т^-1. Как описано в [л.1,2] в результате работы реверсивных счетчиков 5,6 на их выходах к концу цикла обработки длительностью NT формируются двоичные числа |A| и |B|, где А,В определяются приведенными выше равенствами (2), (3), и приближенно соответствуют действительной и мнимой составляющей результата согласованной фильтрации с передаточной функцией в z
плоскости.At the beginning of each NT cycle, the initial installation of the reverse counters is carried out with a 5.6 short pulse supplied from the first clock output of the synchronization unit 1, at the second output of which clock pulses of the frequency T ^-1 are generated. As described in [L.1,2], as a result of the operation of reversible counters 5.6, binary numbers | A | and | B |, where A, B are determined by equalities (2), (3) given above, and approximately correspond to the real and imaginary components of the result of the matched filtering with the transfer function in z
the plane.

Приближение связано с квантованием весовых коэффициентов на два уровня с помощью знаковой функции sign (.) и дискретностью сигнала х(nТ). В соответствии со сказанным можно считать, что A≈ Vcosβ, B≈ Vsinβ, где V истинное значение результата фильтрации, b--параметр, зависящий от фазы сигнала и расстройки Df по частоте (относительно f_o). Можно показать, что при Δf = 0 β≈Φ, [2]
Выходные сигналы |A| и |B| реверсивных счетчиков сравниваются по величине в компараторе 9 и в зависимости от результатов сравнения наибольший из этих сигналов подастся на сумматор 10 непосредственно, а меньший через умножитель 13, осуществляющий перемножение входного двоичного числа на некоторую константу α, в результате чего на выходе сумматора 10 к концу цикла формируется результат фильтрации в соответствии с упоминавшимся выше равенством

после его сравнения с заданным порогом срабатывания в пороговом блоке 12 принимается решение о наличии или отсутствии искомой частоты f_o в спектре обрабатываемого сигнала.

The approximation is associated with the quantization of weighting coefficients into two levels using the sign function sign (.) And the discreteness of the signal x (nТ). In accordance with the foregoing, we can assume that A≈ Vcosβ, B≈ Vsinβ, where V is the true value of the filtering result, b is a parameter that depends on the phase of the signal and the frequency detuning Df (relative to f _o ). It can be shown that for Δf = 0 β≈Φ, [2]
Output Signals | A | and | B | the reversible counters are compared in magnitude in the comparator 9 and, depending on the results of the comparison, the largest of these signals will directly go to the adder 10, and the smaller one through the multiplier 13, multiplying the input binary number by some constant α, resulting in the output of the adder 10 to the end of the cycle the result of filtering is formed in accordance with the equality mentioned above

after comparing it with a predetermined response threshold in the threshold block 12, a decision is made about the presence or absence of the desired frequency f _o in the spectrum of the processed signal.

Определим оптимальное значение параметра α, обеспечивающее минимальный разброс результатов фильтрации при различных значениях исходного аналогового сигнала (до его преобразования в цифровую форму), то есть обеспечивающее максимальную точность фильтрации. Пусть истинное значение результата фильтрации (величина спектрального отсчета на частоте f_о V= 1, тогда при 0 <= β < π/4

Посколькуsin иcоsзеркально симметричны относительно прямых β = π/4+nπ/2 (что видно на фиг.3 кривые А,В), а также, как известно, sin а cos (π/2-a) и cos а sin (π/2-a), можно ограничиться анализом в интервале 0≅β≅π/4. Из условия

находим абсциссу зкстремума

При

в диапазоне

а при

. Граничное условие

находится подстановкой β = π/4 в равенство V₃= cosβ+α•sinβ Максимальное значение V₃ можно найти подстановкой β = β_o= arctgα в равенство V₃= cosβ+α•sinβ при этом

С учетом сказанного выше разность между максимальным и минимальным значением V₃ определится следующим образом:

Соответствующие зависимости Δ(α) приведены на фиг. 4, откуда видно что минимальное значение

достигается при

, при этом абсцисса экстремума равна V₃(V₃(β) ) равна

и максимальное значение (

) и максимальная относительная погрешность

Поскольку, как отмечено в [2] максимальная относительная погрешность в прототипе равнялась 11,8% (соответствующая прототипу зависимость

показана также на фиг. 3, при этом абсцисса экстремума расположена в точке β = arctg(0,5), можно сделать вывод, что в предлагаемом устройстве точность фильтрации повышена примерно в 1,5 раза. Похожие результаты были получены и при экспериментальной проверке при подаче на приемник сигналов в диапазоне 1000-1200 Гц (частота настройки приемника равнялась 1100 Гц) через дельта-кодер со слоговым компандированием на основе анализа четырехэлементных пачек символов и частотой дискретизации T^-1= 32 кгц. Длительность цикла обработки была принята равной 16мс (MT=16 мс), при этом в одном цикле обрабатывается 512 бит дельта-модулированного сигнала. Макет приемника был выполнен на микросхемах КМОТ и ТТЛШ (для блока 2 памяти).Let us determine the optimal value of the parameter α, which ensures the minimum scatter of the filtering results for various values of the initial analog signal (before its conversion to digital form), that is, ensures the maximum filtering accuracy. Let the true value of the filtering result (the value of the spectral reading at a frequency f _о V = 1, then when 0 <= β <π / 4

Since sin is mirror-symmetric with respect to the straight lines β = π / 4 + nπ / 2 (as can be seen in Fig. 3, curves A, B), and, as is well known, sin а cos (π / 2-a) and cos а sin (π / 2-a), we can limit ourselves to analysis in the interval 0≅β≅π / 4. From the condition

find the abscissa of extremum

At

in the range

and when

. Boundary condition

is found by substituting β = π / 4 into the equality V ₃ = cosβ + α • sinβ The maximum value of V ₃ can be found by substituting β = β _o = arctgα into the equality V ₃ = cosβ + α • sinβ

In view of the above, the difference between the maximum and minimum values of V _{3 is} determined as follows:

The corresponding dependences Δ (α) are shown in FIG. 4, which shows that the minimum value

achieved when

, while the extremum abscissa is equal to V ₃ (V ₃ (β)) is equal to

and maximum value (

) and the maximum relative error

Since, as noted in [2], the maximum relative error in the prototype was 11.8% (correlation corresponding to the prototype

shown also in FIG. 3, while the extremum abscissa is located at the point β = arctan (0.5), we can conclude that in the proposed device, the filtering accuracy is increased by about 1.5 times. Similar results were obtained during experimental verification when signals were sent to the receiver in the range of 1000-1200 Hz (the receiver tuning frequency was 1100 Hz) through a delta encoder with syllabic companding based on the analysis of four-element symbol packets and sampling frequency T ^-1 = 32 kHz. The duration of the processing cycle was taken to be 16 ms (MT = 16 ms), with 512 bits of the delta-modulated signal being processed in one cycle. The layout of the receiver was performed on microchips KMOT and TTLSh (for block 2 memory).

Отдельные блоки устройства могут быть выполнены следующим образом. Блок 1 синхронизации содержит тактовый генератор 14, выходной сигнал которого частоты Т подается на тактовые входы реверсивных счетчиков 5, 6 (фиг. 2) и последовательно делится на 2 делителем 15 (фиг. 5), выходы r разрядов которого формируют адресный сигнал для блока 5 памяти. При этом длительность цикла обработки равна 2 rТ. Сигнал разрешения начальной установки для реверсивных счетчиков 5,6 формируется из выходного сигнала старшего разряда делителя 15 с помощью инвертора 16 и одновибратора 17. Коммутатор 11 (фиг. 6) может быть построен на базе инвертора 18 и мультиплексоров 19, 20 (они могут быть выполнены,например, на микросхемах 561 КП1), управляемых двухразрядным двоичным кодом. В зависимости от знака управляющего сигнала, подаваемого на вход коммутатора 11 от компаратора 9 (фиг. 2), максимальный из входных сигналов А|В| коммутатора 11 пройдет на выход либо мультиплексора 19, либо 20, а минимальный на выход оставшегося мультиплексора. Умножитель 13 на константу α может быть выполнен, например, на базе постоянного запоминающего устройства, на адресные входы которого подается двоичный код с дополнительной группы выходов коммутатора 11, а программирование осуществляется таким образом, что в ячейке с адресом а записано двоичное число, соответствующее результату умножения "а" на параметр a). Separate blocks of the device can be performed as follows. Synchronization unit 1 contains a clock generator 14, the output signal of which frequency T is supplied to the clock inputs of the reverse counters 5, 6 (Fig. 2) and is sequentially divided into 2 by a divider 15 (Fig. 5), the outputs of which r bits form an address signal for block 5 memory. The duration of the processing cycle is 2 rT. The initial installation enable signal for reversible counters 5.6 is generated from the output signal of the high-order bit of the divider 15 using an inverter 16 and a single-vibrator 17. Switch 11 (Fig. 6) can be built on the basis of the inverter 18 and multiplexers 19, 20 (they can be made , for example, on 561 KP1 chips), controlled by a two-bit binary code. Depending on the sign of the control signal supplied to the input of the switch 11 from the comparator 9 (Fig. 2), the maximum of the input signals A | B | switch 11 will go to the output of either multiplexer 19 or 20, and the minimum to the output of the remaining multiplexer. The multiplier 13 by the constant α can be performed, for example, on the basis of read-only memory, to the address inputs of which a binary code is supplied from an additional group of outputs of the switch 11, and programming is carried out in such a way that a binary number corresponding to the multiplication result is written in the cell with address a "a" to parameter a).

В соответствии с вышеизложенным технико-экономическая эффективность предлагаемого устройства по сравнению с прототипом заключается в повышении точности фильтрации и помехозащищенности примерно в полтора раза. In accordance with the foregoing, the technical and economic efficiency of the proposed device compared to the prototype is to increase the accuracy of filtering and noise immunity by about one and a half times.

Положительный эффект достигается за счет изменения способа приближенного вычисления результата фильтрации, для определения которого к мнимой спектральной составляющей прибавляется взвешенное значение минимального из указанных модулей. ЫЫЫ2 ЫЫЫ4 A positive effect is achieved by changing the method for approximate calculation of the filtration result, for determining which the weighted value of the minimum of the indicated modules is added to the imaginary spectral component. YYY2 YYY4

Claims

A digital receiver of harmonic components of the delta-modulated signals, comprising a synchronization unit, the address outputs of which are connected to the inputs of the memory unit, the first and second outputs of which are connected respectively to the first inputs of the first and second elements EXCLUSIVE OR with inversion, the combined second inputs of which are the input of the digital receiver, and the outputs are connected to the control inputs of the direction of the account of the first and second reversible counters, respectively, the combined inputs of the initial installation of which are dined with the first clock output of the synchronization block, the combined clock inputs of the reversing counters are connected to the second clock output of the synchronization block, the outputs of the highest bits of the first and second reversible counters are connected to the combined first inputs of the first and second blocks of elements EXCLUSIVE OR with inversion, respectively, the second inputs of which are connected to the outputs of the remaining bits of the corresponding reversible counters, the outputs of the blocks EXCLUSIVE OR with inversion are connected to the inputs of the comparator and to the information the inputs of the switch, the control input of which is connected to the output of the comparator, and the outputs of the switch are connected to the first group of inputs of the adder, the outputs of which are connected to the inputs of the threshold block, characterized in that a multiplier is introduced, the inputs of which are connected to additional outputs of the switch, and the outputs to the second group inputs of the adder.