RU1801227C

RU1801227C - Storage

Info

Publication number: RU1801227C
Application number: SU904881343A
Authority: RU
Inventors: Станислав Викторович Бирюков; Евгений Аркадьевич Брик; Виктор Николаевич Владимиров; Александр Александрович Крупский; Сергей Александрович Назаров
Original assignee: Станислав Викторович Бирюков; Евгений Аркадьевич Брик; Виктор Николаевич Владимиров; Александр Александрович Крупский; Сергей Александрович Назаров
Priority date: 1990-08-09
Filing date: 1990-08-09
Publication date: 1993-03-07

Abstract

Изобретение относитс к автоматике и вычислительной технике, в частности к посто нным и полупосто нным запоминающим устройствам с коррекцией ошибок. Целью изобретени вл етс повышение надежности устройства. Это достигаетс за счет введени дополнительного накопител контрольных разр дов кодов Хемминга, коммутаторов, образующих матрицу коммутаторов , дополнительных блоков коррекции , матрицы элементов И и сумматоров по модулю два. Совместна работа блока коррекции строк матрицы и блока коррекции столбцов матрицы позвол ет корректировать любое количество одиночных ошибок в строках и столбцах матрицы, любое количество двойных ошиб.ок в столбцах матрицы, одну двойную ошибку в строке. Дл коррекции двух ошибок - двойной ошибки в строке и двойной ошибки в столбце, имеющих совпадающую ошибку, в устройстве имеетс матрица двухвходовых элементов И и матрица управл емых инверторов (двухвходо- вые сумматоры по модулю два). 5 ил.The invention relates to automation and computer technology, in particular to permanent and semi-permanent memory devices with error correction. The aim of the invention is to increase the reliability of the device. This is achieved by introducing an additional storage of check bits of Hamming codes, switches forming a matrix of switches, additional correction blocks, a matrix of AND elements, and adders modulo two. The combined operation of the matrix row correction block and the matrix column correction block allows you to correct any number of single errors in the rows and columns of the matrix, any number of double errors in the matrix columns, one double error in a row. To correct two errors - a double error in a row and a double error in a column having a matching error, the device has a matrix of two-input elements AND and a matrix of controlled inverters (two-input adders modulo two). 5 ill.

Description

Изобретение относитс к запоминающим устройствам (ЗУ), в частности к посто нным и полупосто нным ЗУ с коррекцией ошибок.The invention relates to memory devices (memory), in particular to permanent and semi-permanent memory with error correction.

Цель изобретени -устранение данного недостатка, т. е. повышение надежности устройства в работе и увеличение его ремонтопригодности .The purpose of the invention is to eliminate this drawback, i.e., to increase the reliability of the device in operation and to increase its maintainability.

Сущность изобретени заключаетс в том, что запоминающее устройство Содержит состо щий из m столбцов и п строк информационный накопитель запоминающих элементов, хран щих информационные разр ды, первый накопитель контрольных разр дов, в каждой из п строк которого хранитс по к контрольных разр дов кода Хемминга , относ щихс к соответствующейSUMMARY OF THE INVENTION A memory device contains, consisting of m columns and p rows, an information storage device for storage elements storing information bits, a first control bit storage device in which each of the p lines contains storage bits for the Hamming code bits. related to

строке информационного накопител , второй накопитель контрольных разр дов, в каждом из m столбцов которого хранитс по I контрольных разр дов кода Хемминга, относ щихс к соответствующему столбцу информационного накопител ; первую группу блоков коррекции, каждый из которых имеет (m + k) входов, соединенных с выходами соответствующей строки информационного накопител и одноименной строки первого накопител контрольных разр дов, m откорректированных информационных выходов и. один выход обнаружени двойной ошибки данной строки информационного и первого контрольного накопител ; вторую группу ; блоков коррекции, каждый из которых имеет (п + I) входов, соединенных с выходами соответствующего столбца информацией00a data storage line, a second control bit storage device, in each of m columns of which I control bits of the Hamming code are stored, which belong to the corresponding column of the information storage device; the first group of correction blocks, each of which has (m + k) inputs connected to the outputs of the corresponding row of the information storage and the line of the same name of the first storage of control bits, m corrected information outputs and. one output of detecting a double error of a given line of the information and first control accumulator; the second group; correction blocks, each of which has (n + I) inputs connected to the outputs of the corresponding column by information00

оabout

К) К)K) K)

-ч-h

0000

ного накопител и одновременного столбца второго контрольного накопител , п откорректированных информационных выходов и выход обнаружени двойной ошибки данного столбца информационного и второго контрольного накопител ; матрицу коммутаторов, содержащую mn двухвходовых коммутато- .ров, первые информационные входы m коммутаторов каждой из п строк матрицы коммутаторов соединены с т.выходами соответствующего блока коррекции первой группы, вторые информационные входы п коммутаторов каждого из m столбцов матрицы коммутаторов соединены с п выходами соответствующего блока коррекции второй группы, управл ющие входы m коммутаторов каждой из п строк матрицы коммутаторов соединены между собой и с выходом обнаружени двойной ошибки соответствующего блока коррекции первой группы; запоминающее устройство содержит также матрицу двухвходовых элементов п и матрицу двухвходовых сумматоров по модулю два .a second drive and a simultaneous column of the second control drive, n corrected information outputs and a double error detection output of a given column of the information and second control drive; a matrix of switches containing mn two-input switches., the first information inputs of m switches of each of the n rows of the matrix of switches are connected to the outputs of the corresponding correction block of the first group, the second information inputs of n switches of each of the m columns of the matrix of switches are connected to n outputs of the corresponding block corrections of the second group, the control inputs of m switches of each of the p rows of the matrix of switches are interconnected and with the output of double error detection of the corresponding block section of the first group; the storage device also contains a matrix of two-input elements n and a matrix of two-input adders modulo two.

. Существенным отличием изобретени вл етс наличие этих двух матриц: матрицы , содержащей nm двухвходовых элементов И, и матрицы, содержащей nm. двухвходовых сумматоров по модулю два, причем первые входы m двухвходовых элементов И каждой из п строк матрицы двухвходовых элементов 1/1 соединены между собой и с выходом двойной ошибки соответствующего блока коррекции первой группы блоков коррекции, вторые входы п двухвходовых элементов И каждого из m столбцов матрицы двухвходовых элементов И соединены между, собой и с выходом двойной ошибки соответствующего блока коррекции второй группы блоков коррекции, выход каждого из m двухвходовых элементов И 1-й (I I, п) строки матрицы двухвходовых элементов И соединен с первым входом соответствующего сумматора по модулю два 1-й строки матрицы двухвходовых сумматоров по модулю два, выход каждого из m двухвходовых коммутаторов i-й (i 1, п) строки матрицы двухвходовых коммутаторов соединен со вторым входом соответствующего сумматора по модулю два 1-й строки матрицы двухвходовых сумматоров по модулю два, выходы двухвходовых сумматоров по модулю два вл ютс выходами устройства.. A significant difference of the invention is the presence of these two matrices: a matrix containing nm of two-input elements And, and a matrix containing nm. there are two two-input adders modulo two, the first inputs of m two-input elements And each of the n rows of the matrix of two-input elements 1/1 connected to each other and with the double error output of the corresponding correction block of the first group of correction blocks, the second inputs of the two input elements And each of the m columns of the matrix two-input elements And are connected between themselves and with the double error output of the corresponding correction block of the second group of correction blocks, the output of each of m two-input elements And the 1st (II, p) row of the two-input matrix output elements And connected to the first input of the corresponding adder modulo two 1st row of the matrix of two-input adders modulo two, the output of each of m two-input switches of the i-th (i 1, p) row of the matrix of two-input switches connected to the second input of the corresponding adder modulo two first rows of a two-input adder matrix modulo two, outputs of two-input adders modulo two are the outputs of the device.

Совокупность перечисленных признаков позвол ет откорректировать две двойные ошибки - вертикальную и горизонтальную, расположенные узлом, что в указанном прототипе не выполн лось. Это позвол ет повысить надежность устройства.The combination of the listed features allows us to correct two double errors - vertical and horizontal, located by a node, which was not performed in the specified prototype. This improves the reliability of the device.

На фиг. 1 показана схема запоминающего устройства; на фиг. 2 - условные обоз- начени информационного накопител 1, первого накопител 2 контрольных разр дов кодов Хемминга, второго накопител 3 контрольных разр дов кодов Хемминга с ошибочными разр дами (места ошибок показаны знаком X); на фиг. 3 - структурна схема блока коррекции; на фиг. 4 - одна изIn FIG. 1 shows a diagram of a storage device; in FIG. 2 - reference designations of information storage device 1, first storage device 2 of the control bits of Hamming codes, second storage device of 3 control bits of Hamming codes with erroneous bits (places of errors are indicated by an X); in FIG. 3 is a block diagram of a correction block; in FIG. 4 - one of

возможных схем узла синдрома и дешифратора; на фиг. 5 - один из вариантов узла коррекции.possible schemes for the syndrome node and the decoder; in FIG. 5 - one of the options for the correction node.

Предлагаемое устройство состоит из .информационного 1, первого контрольногоThe proposed device consists of .information 1, the first control

5 2 и второго контрольного 3 накопителей запоминающих элементов, первой группы 4 и второй группы 5 блоков 6 коррекции, двухвходовых коммутаторов 9, управл емых ин- .верторов (сумматоров по модулю два) 12 и5 2 and the second control 3 drives storage elements, the first group 4 and the second group 5 blocks 6 correction, two-input switches 9, controlled inverters (adders modulo two) 12 and

0 двухвходовых элементов И 13.0 two-input elements And 13.

В информационном накопителе 1 имеетс mn запоминающих элементов (например , одноразр дных микросхем пам ти): п строк и m столбцов. На фиг. 1 п 8, m. 8 (8The information storage device 1 has mn storage elements (e.g., single-bit memory chips): n rows and m columns. In FIG. 1 p 8, m. 8 (8

5 информационных байтов по 8 разр дов в каждом). В первом контрольном накопителе 2 имеетс kn контрольных разр дов кода Хемминга. На фиг. 1 п 8, k 5, так как дл коррекции одиночных ошибок и обнаруже0 ни двойной ошибки в восьми информационных разр дах в коде Хемминга требуетс 5 контрольных разр дов, т. е. в каждой 1-й (I 1, п) строке первой контрольной матрицы 2 содержитс по к 5 контрольных разр дов5 information bytes of 8 bits each). In the first control accumulator 2, there are kn of control bits of the Hamming code. In FIG. 1 p 8, k 5, since for the correction of single errors and the detection of a double error in eight information bits in the Hamming code, 5 control bits are required, i.e., in each 1st (I 1, p) line of the first control matrices 2 contain over 5 control bits

5 кода .Хемминга, относ щихс к i-й строке информационного накопител 1.5. Hamming codes related to the i-th line of the information storage device 1.

Аналогичным образом во втором контрольном накопителе 3 хран тс ml контрольных разр дов кода Хемминга : по I 5Similarly, in the second control drive 3, ml of control bits of the Hamming code are stored: according to I 5

0 контрольных разр дов в каждом из m столбцов - дл коррекции одиночных и обнаружени двойных ошибок в соответствующем столбце накопителей 1 и 3.0 check bits in each of m columns - for correction of single errors and detection of double errors in the corresponding column of drives 1 and 3.

Коммутаторы 9 составл ют матрицу ком5 . мутаторов (на фиг, 1 границы этой матрицы не показаны дл упрощени рисунка), содержа- щую п строк и m столбцов, т. е, общее количество коммутаторов 9 равно mn.The switches 9 constitute the com5 matrix. mutators (in Fig. 1, the boundaries of this matrix are not shown to simplify the figure) containing n rows and m columns, that is, the total number of commutators 9 is mn.

Дл облегчени объ снени работы пред0 лагаемого устройства введем такие термины, как одиночные ошибки, двойные горизонтальные и двойные вертикальные ошибки. Эти термины по сн ютс на фиг. 2. На фиг. 2, а показан случай с трем одиночными ошибками; на фиг.To facilitate an explanation of the operation of the proposed device, we introduce such terms as single errors, double horizontal and double vertical errors. These terms are explained in FIG. 2. In FIG. 2a, a case with three single errors is shown; in FIG.

5 2,6- одна одиночна и одна двойна вертикальна ошибка; на фиг. 2, в-одна двойна горизонтальна ошибка; на фиг. 2. г - две двойные ошибки - вертикальна и горизонтальна , расположенные углом т. е. с общей ошибкой (вершина угла), принадлежащей одновременно обеим двойным ошибкам - вертикальной и горизонтальной; на фиг. 2,- д - две обычные двойные ошибки,5 2.6 - one single and one double vertical error; in FIG. 2, in-one double horizontal error; in FIG. 2. d - two double errors - vertical and horizontal, located by an angle, that is, with a common error (vertex of an angle) belonging to both double errors simultaneously - vertical and horizontal; in FIG. 2, - e - two ordinary double errors,

Предлагаемое устройство работает следующим образом. При отсутствии ошибок, а также при наличии только одиночных ошибок (фиг. 2, а) на выходах 7 блоков коррекции 6 первой группы 4 блоков коррекции образуютс nm (на фиг. 1 8 байтов по 8 разр дов), откорректированных информационных сигналов, так как каждый из блоков коррекции 6 группы 4, на входах которых имеетс одиночна ошибка, исправит ее. По этой же причине на выходах 7 блоков коррекции 6 группы 5 также образуетс mn таких же откорректированных выходных сигналов (т. е, 64 выхода блоков коррекции 6 группы 4 совпадают с 64 выходами блоков коррекции 6 группы 5). Управл ющие входы 10 коммутаторов 9, относ щихс к определенной строке накопителей 1 и 2 и соответственно к определенному блоку коррекции б группы 4, соединены между собой и с выходом 8 двойной ошибки данного блока коррекции 6. Поэтому при отсутствии двойной ошибки в данной строке накопителей 1 и 2 на выходы 11 коммутаторов 9 данной строки пройдут выходные сигналы данного блока .коррекции 6..The proposed device operates as follows. In the absence of errors, as well as in the presence of only single errors (Fig. 2, a) at the outputs of 7 correction blocks 6 of the first group of 4 correction blocks, nm (8 bytes of 8 bits in Fig. 1) are formed, corrected information signals, since each of correction units 6 of group 4, at the inputs of which there is a single error, will correct it. For the same reason, mn of the same corrected output signals are also generated at the outputs 7 of correction units 6 of group 5 (i.e., 64 outputs of correction units 6 of group 4 coincide with 64 outputs of correction units 6 of group 5). The control inputs 10 of the switches 9, related to a specific line of drives 1 and 2 and, respectively, to a specific correction block b of group 4, are connected to each other and to output 8 of a double error of this correction block 6. Therefore, in the absence of a double error in this line of drives 1 and 2 to the outputs 11 of the switches 9 of this line will be the output signals of this block. Corrections 6 ..

Откорректированные сигналы 11с выходов mn коммутаторов 9 без изменений пройдут через сумматоры 12 по модулю два (управл емые инверторы). Это произойдет потому, что выходные сигналы 16 всех элементов И 13 будут равны О (так как двой- ные ошибки отсутствуют, и все сигналы двойных ошибок 8 блоков коррекции 6 будут равны О). Таким образом, на выходы 17 управл емых инверторов 12, вл ющихс выходами устройства, пройдет откорректированный nm-разр дный код (п строк по m столбцов) из блоков коррекции 6 группы 4.The corrected signals 11c of the outputs mn of the switches 9 pass unchanged through adders 12 modulo two (controlled inverters). This will happen because the output signals 16 of all AND elements 13 will be equal to O (since there are no double errors, and all signals of double errors of 8 correction blocks 6 will be equal to O). Thus, the corrected nm-bit code (n rows of m columns) from correction blocks 6 of group 4 will pass to the outputs 17 of the controlled inverters 12, which are the outputs of the device.

Рассмотрим теперь показанные на фиг. 2, б, в случаи с двойными ошибками.Let us now consider those shown in FIG. 2b, in cases with double errors.

При вертикальной двойной ошибке, показанной на фиг. 2, б, она вместе с одиночной ошибкой будет откорректирована обычным образом, как при случае, показанном на фиг. 2, а..In the vertical double error shown in FIG. 2b, it, together with a single error, will be corrected in the usual way, as in the case shown in FIG. 2, and ..

При горизонтальной двойной ошибке (фиг. 2, в) эта ошибка не будет откорректирована тем блоком коррекции 6 группы 4, на входах которого имеетс эта ошибка (так как обычный код Хемминга,только обнаруживает , но не корректирует такие ошибки). Однако сигнал 8 двойной ошибки этого блока коррекции переключит все m коммутаторов 9 этой строки и поэтому через эти коммутаторы данный байт пройдет не с выходом 7 этого блока коррекции, а с выходов 7 блоковIn the case of a horizontal double error (Fig. 2c), this error will not be corrected by the correction unit 6 of group 4, at the inputs of which there is this error (since the usual Hamming code only detects, but does not correct, such errors). However, the double error signal 8 of this correction block will switch all m switches 9 of this line and therefore, this byte will pass through these switches not with the output 7 of this correction block, but with the outputs of 7 blocks

коррекции 6 группы 5 (дл которых двойна горизонтальна ошибка вл етс двум простыми одиночными и поэтому корректируемыми ошибками).corrections 6 of group 5 (for which the double horizontal error is two simple single and therefore correctable errors).

5После прохождени откорректированного кода через коммутаторы 9 дальнейшее его прохождение через сумматоры по модулю два 12, как и в предыдущих случа х, произойдет без изменений, так как ни в 0 одном из двухвходовых элементов И 13 на обоих входах 14 и 15 одновременно не образуютс сигналы 1. Такое событие может произойти лишь в случае, если данный бит принадлежит одновременно двум двойным5 After passing the corrected code through the switches 9, its further passage through the adders modulo two 12, as in the previous cases, will not change, since in 0 none of the two-input elements And 13 at both inputs 14 and 15 signals 1 are simultaneously generated Such an event can occur only if a given bit belongs simultaneously to two double

5 ошибкам - одной горизонтальной и одной вертикальной,5 errors - one horizontal and one vertical,

Именно такой случай показан на фиг. 2, г. В этом случае нижн ошибка будет откорректирована соответствующим бло0 ком коррекции 6 группы 4 (как в случае, показанном на фиг. 2, а). Лева ошибка будет, откорректирована соответствующим блоком коррекции в группе 5 (как в случае, показанном на фиг. 2, в). Что касаетс ошиб5 ки, лежащей в- вершине угла, то эта ошибка блоками коррекции 6 откорректирована не будет, так как она входит в состав обеих двойных ошибок - как вертикальной, так и горизонтальной. Коррекци этой ошибки бу0 . дет произведена тем элементом И 13 и сумматором по модулю два 12, которые расположены на пересечении того столбца матриц 1 и 3 и этой строки матриц 1 и 2, в которых имеютс двойные ошибки.Such a case is shown in FIG. 2, d. In this case, the lower error will be corrected by the corresponding correction block 6 of group 4 (as in the case shown in Fig. 2, a). The left error will be corrected by the corresponding correction block in group 5 (as in the case shown in Fig. 2, c). As for the error at the top of the corner, this error will not be corrected by the correction units 6, since it is part of both double errors, both vertical and horizontal. Correction of this error is bu0. the children were produced by that element AND 13 and the adder modulo two 12, which are located at the intersection of that column of matrices 1 and 3 and this row of matrices 1 and 2, in which there are double errors.

5 При случае, показанном на фиг. 2, д, устройство будет работать неправильно: вертикальна двойна ошибка будет откорректирована как в случае, показанном на фиг. 2, б, горизонтальна двойна ошибка 0 как в случае, показанном на фиг. 2, в. Однако устройством, а точнее тем элементом И 13 и тем сумматором 12, которые наход тс на пересечении обеих двойных ошибок, будет произведено инвертирование (т. е. бу5 дет внесена ошибка) исправного разр да, наход щегос на этом пересечении. Следует однако учитывать малую веро тность таких двух двойных ошибок, при которых неисправными оказываютс сразу четыре5 In the case shown in FIG. 2e, the device will not work correctly: a vertical double error will be corrected as in the case shown in FIG. 2b, horizontal double error 0, as in the case shown in FIG. 2, c. However, the device, and more precisely the AND element 13 and the adder 12, which are located at the intersection of both double errors, will invert (i.e., an error will be introduced) a working bit located at this intersection. However, one should take into account the low probability of such two double errors in which four

0 запоминающих элемента.0 storage elements.

Несмотр на этот недостаток, предложенное устройство обладает более высокой надежностью, чем устройство-прототип. На фиг. 3 показана структурна схемаDespite this drawback, the proposed device has higher reliability than the prototype device. In FIG. 3 shows a structural diagram

5 блока коррекции 6, который состоит из узла синдрома 18, дешифратора 19 и узла коррекции 20. Узел синдрома 18 вырабатывает сигнал двойной ошибки 8 и синдром - двоичный код разр да, в котором имеетс одиночна ошибка. Дешифратор 19 дешифрирует5 of correction block 6, which consists of a syndrome node 18, a decoder 19 and a correction node 20. The syndrome node 18 generates a double error signal 8 and the syndrome produces a binary bit code in which there is a single error. Decryptor 19 decrypts

этот код, а узел коррекции 20 производит инвертирование (т. е. коррекцию) дефектного разр да. Входными сигналами блока 6 коррекции, например, дл группы 4, показанной на фиг. 1, вл ютс восемь информационных сигналов Р1-Р8 данного байта и п ть контрольных разр дов К1-К5 данной строки первой контрольного накопител 2. Информационными выходами блока коррекции 6 вл ютс восемь откорректированных сигналов 7 данного байта.this code, and the correction unit 20 inverts (i.e., corrects) the defective bit. The inputs of correction block 6, for example, for group 4 shown in FIG. 1, there are eight information signals P1-P8 of a given byte and five control bits K1-K5 of this row of the first control accumulator 2. The information outputs of the correction unit 6 are eight corrected signals 7 of this byte.

На фиг. 4 показана одна из возможных схем узла синдрома 18 и дешифратора 19 блоков коррекции 6 первой группы 4. Узел синдрома содержит четыре сумматора 21 по модулю два (свертки) С1-С4, вырабатывающих четыре разр да синдрома в соответствии с табл. 1 классического кода Хемминга, В каждом из четырех столбцов табл. 1 указаны те разр ды Р и К, которые подаютс на входы данной свертки С,In FIG. 4 shows one of the possible schemes of the syndrome 18 node and the decoder 19 correction blocks 6 of the first group 4. The syndrome node contains four adders 21 modulo two (convolution) C1-C4, generating four bits of the syndrome in accordance with Table. 1 classic Hamming code, in each of the four columns of the table. 1 shows those bits P and K, which are fed to the inputs of this convolution C,

На входы каждой из сверток 21 подаетс только один контрольный р зрез К, который при исправном устройстве дополн ет до четности сумму по модулю два остальных входных сигналов данной свертки. П тый контрольный разр д К5 дополн ет до четно-, сти сумму всех 12-ти разр дов кода Хемминга (Р1-Р8, К1-К4), Все эти 13 разр дов суммируютс по модулю два сверткой 22. Поэтому выходной сигнал свертки 22 равен 1 при нечетной ошибке (в том числе при одиночной) и равен О при отсутствии ошибок или при четной ошибке (в том числе при двойной).Only one control section K is supplied to the inputs of each convolution 21, which, when a device is in good working order, complements to parity the sum modulo two other input signals of this convolution. The fifth control bit K5 complements even the sum of all 12 bits of the Hamming code (P1-P8, K1-K4). All these 13 bits are summed modulo two by convolution 22. Therefore, the output signal of convolution 22 is 1 for an odd error (including a single error) and equal to O in the absence of errors or an even error (including a double error).

Четыре инвертора 23 и инвертор 31 вырабатывают сигналы, инверсные выходным сигналам сверток 21 и 22.Four inverters 23 and an inverter 31 generate signals inverse to the output signals of the convolutions 21 and 22.

Дешифратор 19 состоит из восьми (по числу разр дов Р1-Р8) четырех входовых (по числу кодовых столбцов в табл. 1) элементов И 24. На выходе каждого элемента 24 вырабатываетс сигнал 26 ошибки соответствующего информационного разр да Р, так как четыре входа 25 каждого из элемен . тов 24 соединены с выходами сверток 21 и инверторов 23 (т. е. с выходами узла синд рома 18), в соответствии с табл. 1. Например, .входы 25 элемента 24, вырабатывающего сигнал ошибки разр да Р6, соединены с выходами сверток С2 и СЗ и выходами двух инверторов 23, инвертирующих выходные сигналы сверток С1 и С4. Такое соединение определ етс строчкой Р6 в табл. 1 (код 01 1 0), Поэтому, если в разр де Р6 произойдет ошибка, то на выходах сверток 21 образуетс синдром, показанный в табл. 2 (напомним , что при отсутствии ошибок, т. е. при четности количества единиц на входах каждой из сверток 21) выходные сигналы всех четырех сверток 21 равны нулю). Поэтому все четыре входных сигнала 25 элемента 24 разр да Р6 будут равны 1 и на выходе 26 этого элемента образуетс сигнал ошРб, сигнализирующий об ошибке в разр де Р6.The decoder 19 consists of eight (according to the number of bits P1-P8) four input elements (according to the number of code columns in Table 1) of the I 24 elements. At the output of each element 24, an error signal 26 is generated for the corresponding information bit P, since there are four inputs 25 each of the elements. tov 24 are connected to the outputs of convolutions 21 and inverters 23 (i.e., to the outputs of the syndrom 18 node), in accordance with Table. 1. For example, the inputs 25 of the element 24 generating the error signal of discharge P6 are connected to the outputs of the convolutions C2 and C3 and the outputs of two inverters 23 inverting the output signals of the convolutions C1 and C4. Such a compound is defined by line P6 in the table. 1 (code 01 1 0), therefore, if an error occurs in bit P6, then the syndrome shown in Table 1 will form at the outputs of convolution 21. 2 (recall that in the absence of errors, i.e., when the number of units at the inputs of each convolution 21 is even), the output signals of all four convolutions 21 are equal to zero). Therefore, all four input signals 25 of element 24 of bit P6 will be equal to 1, and an error rpB is generated at the output 26 of this element, signaling an error in bit P6.

Четырехвходовой элемент ИЛ И 30 складывает (по ИЛИ) выходные сигналы всех четырех сверток 21, вырабатывающих синдром. Поэтому при любой ошибке в 13 разр дах Р и К на выходе элемента ИЛИ 30 будет сигнал 1. Если при этом выходной сигнал свертки 22 равен О (а выходнойThe four-input element IL AND 30 adds (OR) the output signals of all four convolutions 21 that produce the syndrome. Therefore, for any error of 13 bits P and K, the output of the OR element 30 will be signal 1. If the output signal of convolution 22 is O (and the output

сигнал инвертора 31 равен 1), то это означает , что имеетс двойна (точнее, четна ) ошибка и выходной сигнал 8 двухвходового элемента И 32 будет равен 1 . Таким образом , если выходной сигнал двойной ошибкиthe signal of the inverter 31 is 1), this means that there is a double (more precisely, even) error and the output signal 8 of the two-input element And 32 will be 1. Thus, if the output is a double error

8 на выходе узла синдрома 18 равен 1, то это означает наличие двойной ошибки в контролируемом 13-разр дном коде.8 at the output of the syndrome 18 node is 1, this means that there is a double error in the controlled 13-bit code.

Аналогичным образом стро тс узлы синдрома 18 и дешифратора 19 блоков коррекции 6 второй группы 5 (при этом номера байтов и разр дов мен ютс местами).Similarly, the nodes of the syndrome 18 and the decoder 19 of the correction blocks 6 of the second group 5 are constructed (in this case, the byte and bit numbers are interchanged).

На фиг. 5 показана одна из возможных схем узла коррекции 20 блоков коррекции 6 первой группы 4 блоков коррекции. СхемаIn FIG. 5 shows one of the possible schemes of the correction unit 20 of the correction units 6 of the first group of 4 correction units. Scheme

содержит восемь двухвходовых сумматоров 27 по модулю два, восемь двухвходовых элементов И 28 и один инвертор 29. Задачей, выполн емой узлом коррекции 20, вл етс (при условии отсутстви двойной ошибки)contains eight two-input adders 27 modulo two, eight two-input elements And 28 and one inverter 29. The task performed by the correction unit 20 is (provided that there is no double error)

инвертирование (коррекци ) того выходного информационного сигнала Pi информационной матрицы 1, в котором имеетс ошибка, т. е, того разр да PI, дл которого соответствующий сигнал 26 ошРГ на выходе дешифратора 19 данного блока коррекции 6 равен единице. В этом случае на обоих входах соответствующего элемента И 28 присутствует два сигнала один из них поступает с выхода инвертора 29 при отсутствии двойной ошибки, а второй сигнал 26 ошР1 - с соответствующего выходного дешифратора 19. Выходной сигнал элемента И 28, равный 1, подаетс на один из входов соответствующего двухвходового сумматора 27, который и производит инвертирование (коррекцию) соответствующего информационного сигнала Pi информационной матрицы 1,inverting (correcting) that output information signal Pi of the information matrix 1 in which there is an error, i.e., that bit PI for which the corresponding error signal 26 at the output of the decoder 19 of this correction block 6 is equal to one. In this case, at both inputs of the corresponding element And 28 there are two signals, one of them comes from the output of the inverter 29 in the absence of a double error, and the second signal 26 ошР1 comes from the corresponding output decoder 19. The output signal of the element And 28, equal to 1, is supplied to one from the inputs of the corresponding two-input adder 27, which inverts (corrects) the corresponding information signal Pi of the information matrix 1,

Аналогичным образом стро тс узлыSimilarly, nodes are built

коррекции 20 блоков коррекции 6 второй группы 5 блоков коррекции.correction 20 correction blocks 6 of the second group of 5 correction blocks.

Claims

Formula of the invention A storage device containing an information storage device, a main storage of control bits

Hamming codes, main correction blocks, the first inputs of each of which are connected to the corresponding outputs of the information storage device, and the second inputs of each of the main correction blocks are connected to the corresponding outputs of the main storage of control bits of Hamming codes, characterized in that, in order to increase the reliability of the device, it contains an additional storage of control bits of Hamming codes, switches that form a matrix of switches, additional correction blocks, a matrix of elements And, and the sum there are two modulo tori whose outputs are device outputs, the first inputs of each of the additional correction blocks are connected to the corresponding outputs of the information storage device, and the second inputs of each of the additional correction blocks are connected to the corresponding outputs of the additional storage bits of the control bits of the Hamming codes, information outputs

of each of the additional correction blocks are connected to the first information inputs of the switches of the corresponding column of the matrix, the second information

the inputs of the switches of each row of the matrix are connected to the information outputs of the corresponding main correction block, the output of detecting a double error of each main block of correction is connected to the control inputs of the switches of the corresponding row of the matrix, the first inputs of the elements And of each row of the matrix are combined and connected to the double error output of the corresponding main correction block, the second inputs of the elements AND of each column of the matrix are combined and connected to the double error output of the corresponding add-on n-th correction block, the output of each of the elements AND is connected to the first input of the corresponding adder modulo two, the output of each of the switches is connected to the second input of the corresponding adder modulo two.

Table

Table 2

ABOUT

§ N. . .

V - 0

X x

3 glf

LZZIOQI

FIG. 4