RU1789977C - Ячейка однородной структуры - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и предназначено дл  использовани  в однородных вычислительных структурах, дл  реализации нечетких алгоритмов. Целью изобретени   вл етс  расширение функциональных возможностей за счет обработки числовых зна- чений элементов нечетких множеств. Ячейка однородной структуры содержит три коммутатора, сдвиговый регистр, четыре группы элементов И, два блока приема информации , блок передачи информации, шесть регистров, два регистра с трем  состо ни ми на выходе, три схемы сравнени , блок управлени , дешифратор, два элемента ИЛИ и п ть элементов задержки. В зависимости от кода настройки  чейка позвол ет реализовать операции чтени , отрицани , конъюнкции, дизъюнкции, илигликации, эквивалентности, поиска над числовыми значени ми элементов нечетких множеств. 3 з.п. ф-лы, 3 ил.

Description

Изобретение относитс  к цифровой вычислительной технике и предназначено дл  использовани  в однородных вычислительных структурах, дл  реализации нечетких алгоритмов.

На фиг. 1 показана функциональна  схема  чейки однородной структуры; на фиг. 2 - часть однородной структуры, состо ща  из  чеек; на фиг. 3 - схема одного из возможных вариантов реализации схемы сравнени .

Ячейка содержит (фиг. 1) регистр 1. регистр 2. коммутатор 3, коммутатор 4, схему 5 сравнени , регистр 6, коммутатор 7, дешифратор 8, группу элементов И 9, сдвиговый регистр 10, группу элементов ИЛИ 11, группу элементов И 12, регистр 13, схему 14 сравнени , группу элементов И 15, регистр

16, схему 17 сравнени , группу элементов И 18, элемент 19 задержки, элемент 20 задержки , элемент 21 задержки, элемент 22 задержки , элемент 23 задержки, регистр 24, группу элементов И 25. элемент ИЛИ 26, сдвиговый регистр 27, сдвиговый регистр 28, элемент И 29. элемент И 30, счетчик 31, счетчик 32. элемент И 33, элемент И 34, инвертор 35, инвертор 36, регистр 37 с трем  состо ни ми на выходе, регистр 38 с трем  состо ни ми на выходе, сдвиговый регистр 39, элемент ИЛИ 40, триггер 41, управл ющие входы 42, информационные входы 43, информационные входы 44, информационные выходы 45, блок 46 приема, блок 47 приема, блок 48 передачи. Ячейки объедин ютс  в однородную структуру, как показано на фиг. 2..

VI 00

чэ о VI VI

Выходы пр мого кода регистров 1 и 2 соединены с первыми группами информационных входов коммутаторов 3 и А, выходы инверсного кода регистров 1 и 2 соединены с вторыми группами информационных входов коммутаторов 3 и 4 соответственно. Выходы коммутатора 3 соединены с первой группой входов схемы 5 сравнени  и с информационными входами регистра б соот- ветственнр,7 выходы коммутатора 4 соединены с, второй группой входов схемы 5 сравненй  оответственно, выходы регистра 6 соединены с первой группой входов коммутатора 7 соответственно, выходы дешифратора 8 соединены с соответствующими первыми входами элементов И группы элементов И 9, вторые входы которых соединены с соответствующими выходами сдвигового регистра 10, выходы элементов И группы элементов И 9 соединены с соответствующими входами элементов ИЛИ. группы элементов ИЛИ 11, выходы схемы 5 сравнени  соединены с соответствующими первыми входами элементов И группы элементов И 12. Причем информационные входы регистра 13 соединены с выходами коммутатора 4 соответственно, выходы регистра 13 соединены с второй группой информационных входов коммутатора 7 и с второй группой входов схемы 14 сравнени  соответственно, перва  группа входов которой соединена с выходами регистра б соответственно , выходы схемы 14 сравнени  соединены с соответствующими первыми входами элементов И группы элементов И 15, выходы коммутатора 7 соединены с информационными входами регистра 16 соответственно , выходы регистра 16 соединены с второй группой входов схемы 17 сравнени  соответственно, перва  группа входов которой соединена с выходами регистра б соответственно, выходы схемы 17 сравнени  соединены с соответствующими первыми входами элементов И группы элементов И 18, вторые входы элементов И которой соединены с соответствующими выходами элементов И группы элементов И 9, выходы элементов И групп элементов И 12 и 15, вторые входы которых соединены с выходами соответствующих элементов И группы элементов И 9, соединены с соответствующими вторыми входами элементов ИЛИ группы элементов ИЛИ 11, выходы соответствующих элементов ИЛИ которой соединены с управл ющими входами коммутаторов 3, 4 и 7 и через элементы 19, 20 и 21 задержки с регистрами б, 13 и 16 соответственно. Кроме того выходы соответствующих элементов ИЛИ группы элементов ИЛИ 11 соединены через элементы 22 и 23 задержки с

управл ющими входами схем 5 и 14 сравнени  соответственно. Выходы регистра 24 соединены с входами дешифратора 8 соответственно , кроме того первый выход регистра 24 соединен с первыми входами второго и четвертого элементов И, а второй выход регистра 24 соединен с вторым входом второго элемента И и с первым входом третьего элемента И группы элементов И 25,

0 Кроме того пр мой выход второго элемента И группы элементов И 25 соединен с третьим входом первого элемента И, инверсный выход второго элемента И соединен с третьими входами третьего и четвертого элемен5 тов И соответственно, выходы первого, третьего и четвертого элементов И группы элементов И 25 соединены с входами элемента ИЛИ 26 соответственно, выход которого соединен с управл ющим входом

0 регистра сдвига 10. Восемь старших разр дов группы выходов регистров сдвига 27 и 28 соединены с информационными входами регистров 1 и 2 соответственно, первые входы элементов И 29 и 30 соединены с первым

5 и вторым выходами регистра 24 соответственно , выходы элементов И 29 и 30 соединены с управл ющими входами счетчикой 31 и 32 соответственно и с вторыми входам элементов И 33 и 34 соответственно, первый

0 входы которых соединены с счетными входами счетчиков 31 и 32 соответственно, выходы элементов И 33 и 34 соединены с управл ющими входами сдвиговых регистров 27 и 28 соответственно, третьи входи

5 элементов И 29 и 30 соединены через инверторы 35 и 36 соответственно с выходами счетчиков 31 и 32 соответственно, причем выход счетчика 31 соединен с первым входом первого элемента И и с вторым входбМ

0 четвертого элемента И группы элементов И 25, с управл ющим входом регистра 1 и с первым управл ющим входом регистра 37 с трем  состо ни ми на выходе, выход счетчика 32 соединен с вторым входом первого

5 элемента И и с вторым входом третьего.элемента И группы элементов И 25, с управл ющим входом регистра 2 и с первым управл ющим i -входом регистра 38 с трем  состо ни ми на выходе. Информационные

0 входы регистра 37 соединены с младшими

восемью разр дами группы выходов регист . ра сдвига 27 соответственно, информационные входы регистра 38 соединены с

младшими восемью разр дами группы вы .5 ходов регистра сдвига 28 соответственно Причем выходы регистров 37 и 38 соединены с восемью младшими разр дами группы информационных входов сдвигового регистра 39 соответственно, старшие восемь разр дов группы информационных входов

которого соединеныс выходами регистра 16 соответственно, выходы элементов И группы элементов И 18 соединены с вторыми управл ющими входами регистров 37 и 38 соответственно и с соответствующими входами элемента ИЛИ 40, выход элемента ИЛИ 40 соединен с первым управл ющим входом сдвигового регистра 39 и с входом триггера 41. Кроме того информационные и управл ющие входы регистра 24 соединены с управл ющими входами 42  чейки. Информационный вход регистра сдвига 27 соединен с информационным входом Вход, второй вход элемента И 29 соединен с управл ющим входом Готовность передачи, а выход элемента И 33 соединен с управл ющим выходом Разрешение передачи приемной информационной шины 43  чейки . Информационный вход регистра сдвига 28 соединен с информационным входом Вход, второй вход элемента И 30 соединен с управл ющим входом Готовность передачи , а выход элемента И 34 соединен с управл ющим выходом Разрешение передачи приемной информационной шины 44  чейки. Информационный выход сдвигового регистра 37 соединен с информационным выходом Выход, выход триггера 41 соединен с управл ющим выходом Готовность передачи, а второй управл ющий .вход сдвигового регистра 39 соединен с управл ющим входом Разрешение передачи передающей информационной шины 45, Кроме того сдвиговый регистр 27, элемент И 29, счетчик 31, элемент И 33 и инвертор 35 объединены в блок 46 приема, входы которого соединены с приемной информационной шиной 43. Сдвиговый регистр 28, элемент И 30, счетчик 32, элемент И 34 и инвертор 36 объединены в блок 47 приема. входы которого соединены с приемной информационной шиной 44. Сдвиговый регистр 39 и триггер 41 объединены в блок 48 передачи, выходы которого соединены с передающей информационной шиной 45  чейки .

Ячейка предназначена дл  реализации микропрограмм обработки числовых значений элементов нечетких множеств и их функций принадлежностей и дл  образовани  однородной структуры, позвол ющей реализовать полные нечеткие алгоритмы.

Ячейка однородной структуры работает следующим образом.

В начале работы необходимо установить в нулевое состо ние все регистры, счетчики и триггеры, что осуществл етс  с помощью единичного потенциала; который формирует дешифратор 8 (фиг. 1), по коду сброса, поступающего по шине настройки

42 в регистр 24 и далее на вход дешифратора 8.

Настройка  чейки на выполнение конкретной операции производитс  по коду, по- 5 ступающему по шине настройки 42 в регистр 24, а затем на дешифратор 8 и кроме того сигналы с первого и второго выходов регистра 24 поступают на схемы И 29 и 30 блоков 46 и 47 приема соответственно, ко10 торые подключают в зависимости от выполн емой операции необходимые приемные информационные шины к  чейке. Кроме того , сигналы с первого и второго выходов регистра 24 поступают на схемы И группы

5 элементов И 25, котора , совместно с схемой ИЛИ 26, осуществл ет синхронный запуск сдвигового регистра 10 по получении сигналов управлени  с заданных блоков приема, сообщающих о приеме необходи0 мой информации дл  выполнени  операции. По окончании настройки  чейка переходит в режим приема, который состоит как из ожидани  приема информации, так и из самого приема информации по приемным ин5 формационным шинам блоками приема. Во врем  режима приема происходит прием числовых значений элементов нечетких множеств А и В и их функций принадлежно- стей т(а) и т(о) по приемным информацион0 ным шинам 43 и 44 в сдвиговые регистры 27 и 28 блоков 46 и 47 приема соответственно. Прием информации, например блоком 46 приема, происходит следующим образом: с первого разр да регистра 24 на схему

5 И 29 поступает сигнал подключени  приемной информационной шины 43 на вход блока 46 приема  чейки, одновременно на схему И 29 поступает сигнал с выхода счетчика 31 через инвертор 35, который сообща0 ет, что регистр сдвига 27 свободен дл  получени  информации. Блок 46 приема готов к приему информации.

При подаче на приемную информационную шину 43 сигнала Готовность переда5 чии, он поступает на вход схемы И 29, котора  выдает сигнал на второй вход схемы И 33 и одновременно производит запуск счетчика 31, причем на первый вход схемы И 33 подаетс  счетный сигнал со входа счет0 чика 31. На выходе схемы И 33 получаем последовательность тактовых сигналов,.котора  подаетс  на сдвиговый регистр 27 и выход Разрешение передачи приемной шины 43. Тактовые сигналы производ т

5 сдвиг информации поступающей по информационному входу Вход приемной шины 43 в сдвиговый регистр 27.

При заполнении всех шестнадцати разр дов сдвигового регистра 27 счетчик 31 на выходе выдает сигнал, который через инвертор 35 поступает на схему И 29, на выходе которой снимаетс  сигнал управлени  с счетчика 31 и с второго входа схемы И 33, в результате чего прекращаетс  выдача тактовых сигналов сдвига на сдвиговый ре- гистр 27 и на выход Разрешение передачи приемной шины 43, на этом прием информации блоком 46 приема прекращаетс .

Кроме того сигнал с выхода счетчика 31 поступает на управл ющие входы Запись регистров 1 и 37, по которому происходит запись содержимого первых восьми разр дов регистра сдвига 27, содержащих числовое значение элемента нечеткого множества А, в регистр 37 с трем  состо ни ми на выходе и запись содержимого восьми старших разр дов, содержащих числовое значение функции принадлежности т(а) элемента нечеткого множества А, в регистр

1. Выход счетчика 31 также соединен с со- ответствующими входами схем И группы элементов И 25.

Прием информации блоком 47 приема, блок 47 приема по составу и функционированию аналогичен блоку 46 приема, проис- ходит аналогично: информаци  поступает по информационному входу Вход приемной шины 44 в сдвиговый регистр 28, в по сигналу с выхода счетчика 32 происходит запись содержимого первых восьми разр - дов сдвигового регистра 28, содержащих .числовое значение элемента нечеткого множества В, в регистр 38 с трем  состо ни ми на выходе и запись содержимого восьми старших разр дов, содержащих числовое значение функции принадлежности m(b) элемента нечеткого множества В, в регистр

2. Выход счетчика 32 также соединен с соответствующими входами схем И группы элементов И 25,

При поступлении на соответствующие входы схем И группы элементов И 25 сигналов как с выхода счетчика 31 блока 46 приема , так и с выхода счетчика 32, блока 47 приема, соответствующа  схема И выдает сигнал на один из входов схемы ИЛИ 26, При поступлении этого сигнала схема ИЛИ 26 выдает сигнал управлени  на сдвиговый регистр 10, по которому сдвиговый регистр 10 начинает формировать тактовые сигналы дл  синхронизации работы элементов  чейки .

: При этом в  чейке начинаетс  процесс реализации микропрограмм.

Микропрограммы операции чтени  и инверсии наиболее простые и завершаютс  выдачей на сдвиговый регистр 39 в пр мом и инверсном коде соответственно содержимого регистров 1 или 2 и в пр мом коде содержимого регистров 37 или 38 соответственно в зависимости от задействованного блока приема информации,

Микропрограммы операций конъюнкции , дизъюнкции, импликации и ассоциативного поиска очень близки между собой и выполн ютс  за одинаковое количество микротактов..

Микропрограмма операции дизъюнкции (конъюнкции).

1. Выдать на регистры 6 и 13 содержимого регистров 1 и 2 соответственно и произвести сравнение содержимого регистров 6 и 13.

2. Выдать на регистр 16 наибольшее (наименьшее ) из сравниваемых значений, при равенстве значений выдать, на регистр 16 содержимое регистра 6.

Микропрограмма операции импликации .

Claims (6)

1. Выдать на регистр 6 содержимого регистра 1 в пр мом или инверсном коде, а на регистр 13 содержимого регистра 2 в инверсном или пр мом коде соответственно и произвести сравнение содержимого регистров 6 и 13.

2. Выдать на регистр 16 наибольшее из сравниваемых значений, при равенстве значений выдать на регистр 16 содержимое регистра 6.

При реализации этих микропрограмм на первом такте сдвигового регистра 10 с помрщью коммутаторов 3 и 4 осуществл етс  выдача на регистры 6 и 13 и на схему 14 сравнени  содержимого регистров 1 и 2 в пр мом, инверсном, пр мом и инверсном или инверсном и пр мом кодах соответственно .

Следующий такт сдвигового регистра 10 совместно с выходными сигналами схемы 14 сравнени  формирует управл ющий сигнал , по которому осуществл етс  подключение выходов регистров 6 или 13 через коммутатор 7 к входам регистра 16 и запись содержимого регистров 6 или 13 соответственно в регистр 16.л

Микропрограмма операции эквивалентность .

1. Выдать на схему 5 сравнений содержимое регистра 1 в пр мом коде и регистра 2 в инверсном коде и произвести выбор наибольшего значени .

2. Если содержимое регистра 1 в пр мом коде больше содержимого регистра 2 в инверсном коде произвести запись содержимого регистра 1 в пр мом коде в регистр 6, в противном случае содержимое регистра 2 в инверсном коде записать в регистр 13, а при равенстве сравниваемых значений записать содержимое регистра 1 в пр мом коде в регистр 6.

3. Выдать на схему 5 сравнени  содержимое регистра 1 в инверсном коде и регистра 2 в пр мом коде и произвести выбор наибольшего значени .

4. Если содержимое регистра 1 в инверсном коде больше содержимого регистра 2 в пр мом коде произвести запись содержимого регистра 1 в инверсном коде в регистр 6, в противном случае содержимое регистра 2 в пр мом коде записать в регистр 13, а при равенстве сравниваемых значений записать содержимое регистра 2 в пр мом коде в регистр 13. Произвести сравнение содержимого регистров 6 и 13 схемой 14 сравнени  на наименьшее значение.

5. Выдать на регистр 16 наименьшее из сравниваемых значений, при равенстве значений выдать на регистр 16 содержимое регистра

6. На первых двух этапах реализации этой микропрограммы повтор ютс  последовательно два раза действи  операции импликации и результаты этих операций запоминаютс  регистрами 6 и 13, которые выдают свое содержимое на схему 14 сравнени .

Завершаетс  микропрограмма тем, что в результате совместных действий двух сигналов с сдвигового регистра 10 и схемы 14 сравнени  на соответствующую схему И группы элементов И 12 и через соответствующую схему ИЛИ группы элементов ИЛИ 11 выдаетс  управл ющий сигнал на коммутатор 7 и через элемент 21 задержки на регистр 16.

После выполнени  микропрограммы  чейка переходит к процессу выбора результирующего значени  элемента нечеткого множества следующим образом: схема 17 сравнени  сравнивает промежуточное значение функции принадлежности содержащеес  в регистре 6 и результирующее значение функции принадлежности содержащеес  в регистре 13 и возбуждает выход

Н при их равенстве, в противном случае возбуждает выход Н. Сигнал с шестого такта сдвигового регистра 10 совместно с возбужденным выходом Н или Н схемы 17 сравне- 5 ни  поступает на одну из схем И группы элементов И 18, котора  формирует управл ющий сигнал в регистры 37 или 38, в зависимости от признаков выдаваемых схемой 17 сравнени  Н или Н соответственно, и

0 через схему ИЛИ 40 в регистр 39. Управл ющий сигнал в регистрах 37 или 38 разрешает считывание числового значени  элемента нечеткого множества прин того блоками 46 и 47 приема соответственно, а

5 сигнал на регистре 39 производит запись в первые восемь разр дов результирующего числового значени  элемента нечеткого множества из регистров 37 или 38 соответственно и в старшие восемь разр дов ре0 зультирующей функции принадлежности из регистра 16.

Затем  чейка переходит в режим передачи информации в линию блоком 48 передачи , при этом сигнал с выхода схемы ИЛИ

5 40 поступает на триггер 41, который устанавливает на передающей информационной шине 45 сигнал Готовность передачи. При поступлении на  чейку по входу Разрешение передачи передающей ин0 формационной шины 45 последовательности импульсов, котора  передаетс  на Управл ющий вход сдвигового регистра 39, происходит сдвиг содержимого сдвигового регистра 39, т.е. результирующих чис5 ловых значений элемента нечеткого множества и его функции принадлежности, в линию по Информационному выходу Выход передающей шины 45. На этом  чейка свою работу по выполнению операции над

0 элементами нечетких множеств и их функци ми принадлежностей закончила и готова дл  настройки на выполнение другой нечеткой операции.

Формула-изобретени  1. Ячейка однородной структуры, содержаща  с первого по третий регистры, сдвиговый регистр, три коммутатора, первую схему сравнени , блок управлени , дешифратор и первую группу элементов И, причем первый информационный вход первого коммутатора соединен с пр мым выходом первого регистра, инверсный выход которого соединен с вторым информационным входом первого коммутатора, выход которого

соединен с первым информационным входом первой схемы сравнени  и информационным входом второго регистра; выход которого соединен с первым информационным входом второго коммутатора, второй информационный вход первой схемы сравнени  соединен с выходом третьего коммутатора , первый и второй информационные входы которого соединены соответственно с пр мым и инверсным выходами третьего регистра, выходы первой схемы сравнени 

соединены с первыми входами соответствующих элементов И первой группы, k-й выход дешифратора (k 1, п, где п 10 - число выполн емых операций в  чейке) соединен с k-м входом блока управлени , m-й выход сдвигового регистра (т 1, р, где р п 4) соединен с п + т-м входом блока управлени , отличающа с  тем, что, с целью расширени  функциональных возможностей путем обработки числовых значений элементов нечетких множеств и соответствующих им функций принадлежностей, она содержит вторую, третью и четвертую группы элементов И, два блока приема информации , блок передачи информации, четвертый, п тый и шестой регистры, вторую и третью схемы сравнени , два регистра с трем  состо ни ми на выходе, два элемента ИЛИ и п ть элементов задержки, причем выход третьего коммутатора соединен с информационным входом четвертого регистра, выход которого соединен с первым информационным входом второй схемы сравнени  и вторым информационным входам второго коммутатора, выход которого соединен с информационным входом п того регистра, выход которого соединен с первым информационным входом третьей схемы сравнени  и первым входом блока передачи информации, второй вход которого соединен со входом разрешени  считывани   чейки, первый и второй информационные входы  чейки соединены с первыми входами соответственно первого и второго блоков приема информации, вторые входы которых соединены соответственно с первым и вторым входами признака готовности передачи  чейки, первый и второй выходы разрешени  передачи которой соединены с первым выходом соответственно первого и второго блоков приема информации/вторые выходы которых соединены соответственно с входами разрешени  записи первого и третьего регистров, управл ющие входы первого и третьего коммутаторов соединены соответственно с первым и вторым выходами блока управлени , третий и четвертый выходы которого соединены со входами первого и второго элементов задержки, выходы которых соединены соответственно с входом разрешени  приема первой схемы сравнени  и входом разрешени  записи второго регистра , выход последнего из которых соединен с вторыми информационными входами второй и третьей схем сравнени , первый и второй выходы третьей схемы сравнени  соединены с первыми входами соответственно первого и второго элементов И второй группы, выходы первого и второго элементов И которой соединены соответственно с входами разрешени  включени  первого и второго регистров с трем  состо ни ми на выходе, входы разрешени  записи которых соединены соответственно с вторыми выходами первого и второго блоков приема информации, третьи выходы которых соединены с информационными входами соответственно первого и второго регистров с трем  состо ни ми на выходе, выходы которых соединены с первым входом блока передачи информации, первый выход которого  вл етс  информационным выходом  чейки, выход признака готовности передачи которой соединен с вторым выходом блока передачи информации, третий вход которого соединен с выходом первого элемента ИЛИ, первый и второй входы которого соединены с выходами соответственно первого и второго элементов И второй группы , выходы с п того по восьмой блока управлени  соединены соответственно с входами третьего и четвертого элементов задержки, управл ющим входом второго коммутатора и входом п того элемента задержки , выход последнего из которых соединен с входом разрешени  записи п того регистра, первый и второй входы первого элемента И третьей группы соединены с входами разрешени  записи соответственно первого и третьего регистров, информационные входы которых соединены с третьими выходами соответственно первого и второго блоков приема информации, третьи входы которых соединены с первым и вторым разр дами входа дешифратора, второй разр д входа которого .соединен с первыми входами второго и третьего элементов И третьей группы, второй вход второго элемента И и первый вход четвертого элемента И которой соединены с первым разр дом входа дешифратора, настроечные входы  чейки, соединены с информационным входом шестого регистра, вход разрешени  записи и выход которого соединены соответственно с входом разрешени  записи настройки  чейки и входом дешифратора , второй и третий входы четвертого элемента И третьей группы соединены соответственно с первым входом первого элемента И и вторым входом третьего элемента И третьей группы, третий вход третьего элемента И которой соединен с вторым входом первого элемента И, третий вход первого элемента И третьей группы соединен с пр мым выходом второго элемента И третьей группы, инверсный выход второго элемента И которой соединен с третьим входом четвертого элемента И третьей группы, выходы первого, третьего и четвертого элементов И

третьей группы соединены соответственно с первым, вторым и третьим входами второго элемента ИЛИ, выход которого соединен с входом разрешени  сдвига сдвигового регистра , выходы третьего и четвертого элементов задержки соединены соответственно с входом разрешени  записи четвертого регистра и входом разрешени  приема второй схемы сравнени , выходы с дев того по четырнадцатый блока управлени  соединены с вторыми входами элементов И второй группы, с объединенными первыми входами первого и второго, третьего и четвертого, п того и шестого , седьмого и восьмого, дев того и дес того элементов И четвертой группы, вторые входы первого, третьего, п того и седьмого элементов И которой соединены с первым выходом второй схемы сравнени , второй выход которой соедин.ен с вторыми входами второго, четвертого, шестого и восьмого элементов И четвертой группы, вторые входы дев того и дес того элементов которой соединены соответственно с третьим и четвертым выходами второй схемы сравнени , п тнадцатый и шестнадцатый выходы блока управлени  соединены с вторыми объединенными входами соответственно первого, второго и третьего, четвертого элементов И первой группы, S-й выход которой (S - 1, t, где t n - 6) соединен с (п + р + 5}-м входом блока управлени , (п + р + t + к)-й вход которого соединен с выходом k-ro элемента И четвертой группы.

2. Ячейка поп. 1,отличающа с  тем, что блок управлени  содержит двадцать два элемента И и восемь элементов ИЛИ, выход W-ro из которых (W 1, 8) сое- динен с W-м выходом блока управлени , R-й (R 1, 7) вход которого соединен с первыми входами (2R)-ro и {2R - 1}-го элементов И, с п тнадцатого по дев тнадцатый соединены с восьмым входом блока управлени , дев тый вход которого соединен с первыми входами двадцатого и двадцать первого элементов И, первый вход двадцать второго элемента И соединен с дес тым входом блока управлени , одиннадцатый вход кбторо- го соединен с вторыми входами 2R - 1-го элемента И, п тнадцатого и двадцатого элементов И, вторые входы 2R-ro, шестнадцатого и двадцать первого элементов И соединены с двенадцатым входом блока управлени , входы с тринадцатого по шестнадцатый которого соединены с вторыми входами соответственно семнадцатого, восемнадцатого , дев тнадцатого и двадцать второго элементов И, первые входы W-ro элемента ИЛИ соединены с выходами соответственно п того, седьмого, первого,

третьего, дев того, четвертого,, п тнадцатого и второго элементов И, вторые входы W-ro элемента ИЛИ соединены соответственно с выходами тринадцатого, семнадцатого , п того, седьмого, одиннадцатого, восьмого, семнадцатого и четвертого элементов И, третьи входы первого, третьего, четвертого, п того и восьмого элементов ИЛИ соединены с выходами соответственно п тнадцатого, дев того, одиннадцатого, тринадцатого и шестого элементов И, семнадцатый вход блока управлени  соединен с четвертыми входами первого, третьего и четвертого элементов ИЛИ и третьим входом второго элемента ИЛИ, восемнадцатый вход блока управлени  соединен с п тым входом четвертого элемента ИЛИ, п тый вход третьего элемента ИЛИ и четвертый вход п того элемента ИЛИ соединены с дев тнадцатым входом блока управлени , двадцатый вход которого соединен с шестым входом четвертого элемента ИЛИ и п тым входом п того элемента ИЛИ, двадцать первый вход блока управлени  соединен с п тым входом первого элемента ИЛИ, с четвертым входом второго элемента ИЛИ, третьим входом седьмого элемента ИЛИ и четвертым входом восьмого элемента ИЛИ, шестой и седьмой входы третьего элемента ИЛИ соединены с выходами соответственно одиннадцатого и тринадцатого элементов И, седьмой, восьмой и дев тый входы четвертого элемента ИЛИ соединены с выходами дев того, тринадцатого и двадцатого элементов И, шестой вход п того элемента ИЛИ соединен с выходом двадцатого элемента И, п тый вход восьмого элемента ИЛИ соединен с выходом восьмого элемента И, выходы с шестого по четырнадцатый которого соединены с входами соответственно с двадцать второго по тридцатый блока управлени , входы с третьего по седьмой шестого элемента ИЛИ соединены соответственно с двадцать вторым, двадцать Треть- им, двадцать п тым, двадцать восьмым и тридцатым блока управлени , выходы с дев того по шестнадцатый блока управлени  соединены с выходами сбОт ветственно двадцать второго, дес того, двенадцатого, четырнадцатого, дев тнадцатого, двадцать первого, шестнадцатого и восемнадцатого элементов И.

3. Ячейка по п. 1, отличающа с  тем, что блок приема информации содержит сдвиговый регистр, счетчик, два элемента И и элемент НЕ, выход которого соединен с первым входом первого элемента И, выход которого соединен с первым входом второго элемента И и входом разрешени  счета счетчика, информационный вход которого

соединен с вторым входом второго элемента И, выход которого соединен с входом разрешени  сдвига сдвигового регистра и первым выходом блока приема информации , второй выход которого соединен с выходом признака переполнени  счетчика и входом элемента НЕ, третий выход блока приема информации соединен с выходом сдвигового регистра, информационный вход которого соединен с первым входом блока приема информации, второй и третий входы которого соединены соответственно с вторым и третьим входами первого элемента И.

4. Ячейка по п. 1,отличающа с  тем, что блок передачи информации содержит сдвиговый регистр и триггер, причем первый вход блока передачи информации соединен с информационным входом сдвигового регистра, выход которого соединен с первым выходом блока передачи информации , второй вход которого соединен с входом разрешени  считывани  сдвигового регистра, вход разрешени  записи которого соединен с третьим входом блока передачи информации и входом триггера, выход которого  вл етс  вторым выходом блока передачи информации.

SO

52