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KR970003810B1 - 어드레스 천이 검출회로를 내장하는 불휘발성 반도체 집적회로 - Google Patents

어드레스 천이 검출회로를 내장하는 불휘발성 반도체 집적회로 Download PDF

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KR970003810B1
KR970003810B1 KR1019940002308A KR19940002308A KR970003810B1 KR 970003810 B1 KR970003810 B1 KR 970003810B1 KR 1019940002308 A KR1019940002308 A KR 1019940002308A KR 19940002308 A KR19940002308 A KR 19940002308A KR 970003810 B1 KR970003810 B1 KR 970003810B1
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signal
circuit
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short pulse
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장철웅
이형곤
조성희
Original Assignee
삼성전자 주식회사
김광호
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Abstract

요약 없음

Description

어드레스 천이 검출회로를 내장하는 불휘발성 반도체 집적회로
제1도는 통상의 반도체 집적회로의 셀 어레이 및 그 주변회로를 보여주는 블럭다이아그램.
제2도는 제2a도와 제2b도와 제2c도로 구성되며, 제2a도는 종래기술에 의한 어드레스 천이 검출회로(ATD회로)를 보여주는 블럭다이아그램이고, 제2b도는 제2a도의 쇼트펄스 발행회로의 상세구성을 보여주는 회로도이고, 제2c도는 제2도의 서메이터회로의 상세회로도.
제3도는 제3a도와 제3b도로 구성되며, 제3a도는 제2a도의 회로가 전원전압이 인가된 상태에서의 ATD 신호의 타이밍도이고, 제3b도는 제2a도의 회로가 어드레스 입력이 선행된 상태에서 전원전압의 인가시 ATD 신호의 흐름을 보여주는 타이밍도.
제4도는 본 발명에 따른 어드레스 천이 검출회로를 보여주는 블럭다이아그램.
제5도는 제5a도와 제5b도로 구성되며, 제5a도는 제4도의 전원검출부의 실시예이고, 제5b도는 제4도의 서메이터의 구성을 보여주는 실시예.
제6도는 제6a도와 제6b도로 구성되며, 제6a도는 제4도의 구성에서 전원전압이 인가된 상태에서의 ATD 신호의 타이밍도이고, 제6b도는 제4도의 구성에서 어드레스입력이 선행된 상태에서 전원전압 인가시 ATD 신호의 흐름을 보여주는 타이밍도.
제7도는 본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 메모리 셀 어래이 및 그 주변회로를 보이는 도면.
제8도는 제7도에 따른 ATD회로의 개략적 블록 다이어그램을 보이는 도면
제9도는 제8도에 따른 전원 검출부의 상세 회로를 보이는 도면
제10도는 제9도에 따른 타이밍도를 보이는 도면
제11도는 제8도에 따른 데이타 래치 및 센스앰프 제어회로를 보이는 도면
본 발명은 반도체 집적회로에 관한 것으로, 특히 어드레스 천이 검출회로(address transition detector:이하 "ATD 회로"라 칭함)를 내장하는 반도체 집적회로에 관한 것이다.
근래에 비동기식 반도체 집적회로의 대부분에서는 내부에서 클럭을 발생하기 위한 기술로서 어드레스 신호 변화를 검출하여 펄스(pulse)를 발생시키는 ATD 회로의 채용이 필수적으로 되고 있음은 이미 당 기술분야에서는 주지의 사실이다. 이러한 ATD 회로를 사용하는 주된 이유는 주로 ATD 회로에서 출력되는 펄스를 이용하여 칩 내부의 각 회로들을 구동하므로서, 소비전력을 감소시키고 또한 신호전송의 고속화를 달성하기 위함이다.
이와 관련하여 제1도는 통상의 ATD 회로를 내장한 반도체 집적회로의 셀 어레이 및 그 주변회로를 보여주는 블럭다이아그램이다. 제1도의 구성상의 특징은 입력 버퍼 10을 거쳐 입력되는 외부어드레스가 어느 하나라도 변화가 발생하면 ATD 회로 20으로부터 펄스가 발생하고, 이로부터 프리차아지(precharge) 및 이퀄라이즈(equalize)회로 22와 센스앰프 및 데이타래치회로부 26이 펄스의 상태에 따라 그에 상응하는 동작으로 구동된다. 이와 같은 회로 구성에서 종래의 ATD 회로 및 그 관련회로의 동작을 설명하면 다음과 같다.
제2도는 제2a도와 제2b도와 제2c도로 구성되며, 제2a도는 종래기술에 의한 ATD 회로를 보여주는 블럭다이아그램이고, 제2b도는 제2a도의 쇼트펄스 발생회로의 상세구성을 보여주는 회로도이고, 제2c도는 제2a도의 서메이터회로의 상세회로도이다.제2a도의 구성상 특징은 다음과 같다. 칩 외부에서 인가하는 어드레스 Ax0,…,Axn투이나 칩 인에이블 신호CEx의 변화를 감지하여 쇼트(short)펄스를 발생하는 쇼트펄스 발생회로 38과, 여러개의 쇼트펄스 발생회로 38의 출력들을 하나로 모아서 소정의 펄스를 만드는 서메이터(summator) 40으로 구성되며, 이 서메이터 40의 출력 SMO가 제1도의 센스앰프 26이나 프리차아지 및 이퀄라이즈회로 22 등의 입력으로 사용된다. 제2a도의 구성에서 각각의 쇼트펄스 발생회로 38의 내부 구성은 제2b도와 같이 이우러진다. 제2b도에서 내부어드레스 Ap0,…,Apn가 입력되면 이는 지연회로 42를 거치게 되고 이로부터 상기 내부어드레스 Ap0,…, Apn중 어느 하나가 천이(transition)하게 되면, 낸드게이트 44에 접속된 인버터 46 또는 노아게이트 48에서 펄스 신호가 발생한다.
제2c도는 제2a도의 구성에서 서메이터 40의 상세회로이다. 제2c도의 구성에서 쇼트펄스 발생회로 38의 출력신호 SP0, SP0,…,SPnSPt1 중 어느 하나가 "하이"상태의 펄스로 입력되면 이는 엔모오스트랜지스터 54,…, 56중 어느 하나를 도통(turn-on)시키게 되고, 이로부터 "하이"상태의 펄스 SM0가 발생된다.
제2도의 동작타이밍도인 제3도를 참조하여 종래기술의 동작을 간단히 설명하면 다음과 같다. 외부에서 인가되는 신호 즉, 어드레스 Ap0, Apn나 칩 인에이블 신호CEx를 감지하여 쇼트펄스를 발생회로 38에서 하나의 쇼트펄스를 발행한다. 이때 생성된 출력 SP0,…,SPn은 어드레스 입력 Ap0,…,Apn이 "하이"에서 "로우"로 천이시에 펄스를 만들어낸다. 입력신호에 의하여 만들어진 신호 SP0,…,SPt2의 펄스폭은 지연회로 42의 지연시간만큼 "하이"구간이 된다. SP0, SP0,…,SPn,SPt3의 신호는 서메이터40의 입력으로 되어 센스앰프와 주변회로 인에이블 신호인 SMO를 발생한다. 외부에서 인가되는 전원 공급전압 Vcc가 센스앰프나 주변회로들을 동작할 수 있는 전압레벨(즉, 3-6V)로 일정하면 제2a도의 구성과 같은 종래의 회로의 동작은 SMO신호도 정상적으로 "하이"상태로 인에이블되는 바, 제3a도에 나타난 바와 같이 정상적으로 동작된다. 그러나 외부에서 인가되는 어드레스신호 Ax0,…,Axn과 칩인 에이블 신호CEx가 파워-엎(power-up)이 되기 전에 이미 입력되어 고정된 상태에서는, 전원공급전압 Vcc가 인가될시에 제3b도의 타이밍도에 도시된 바와 같이 SMO의 출력신호가 낮은 전원공급전압 Vcc(약 1.5V 이하)에서 센스앰프나 주변회로들을 인에이블시켜 정상적인 셀의 데이타를 센싱하지 못하게된다.(이때 통상적으로 센스엠프와 주변회로들의 인에이블은 제3b도의 도면번호 70으로 나타난 바와같이 SMO신호가 "하이"에서 "로우"로 천이하는 엣지에서 시작된다.) 따라서 셀 데이타의 리드동작시 정상적인 데이타의 출력이 불가능하다는 문제가 있다.
따라서 본 발명의 목적은 리드동작시 전원공급전압의 레벨을 감지하여 정상적인 셀 데이타가 출력되는 반도체 집적회로를 제공함에 있다.
본 발명의 다른 목적은 전원공급전압의 전압레벨이 센스앰프나 주변회로들을 충분히 인에이블시킬 정도의 높은 전압레벨로 될시에 출력이 인에이블되는 ATD 회로를 구비하는 반도체 집적회로를 제공함에 있다.
본 발명의 또다른 목적은 칩 외부에서 공급되는 전원공급전압의 레벨이 센스앰프나 주변회로들을 충분히 인에이블시킬 정도의 높은 전압레벨로 되지 않을 시에는 출력이 차단되는 ATD 회로를 구비하는 반도체 집적회로를 제공함에 있다.
본 발명의 또다른 목적은 전원공급전압의 전압레벨을 감지하여, 전원공급전압의 전압레벨이 충분히 높을 때에는 센스엠프나 주변회로들의 동작을 인에이블시키고, 전원공급전압의 전압레벨이 낮을 시에는 주변회로들의 동작을 디세이블시키는 ATD 회로를 구비하는 반도체 집적회로를 제공함에 있다.
본 발명의 또다른 목적은 전원공급전압의 전압레벨을 감지하고 이로부터 센스 엠프나 주변회로들의 동작을 제어하여 리드동작시 정상적인 셀 데이타의 출력을 가능하게 하는 ATD 회로를 제공함에 있다.
본 발명의 또다른 목적은 전원공급전압의 전압레벨이 일정전압레벨이상일 시에 출력동작이 인에이블되는 ATD 회로를 제공함에 있다.
본 발명의 또다른 목적은 데이타 독출 동작시 전원전압의 레벨에 무관하게 정상적인 메모리 셀 데이타를 출력할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또다른 목적은 전원전압의 전압 레벨을 감지하여 전압 레벨이 일정 전압 이상인 경우에는 ATD 회로의 출력 신호에 대응하여 칩 동작이 수행되고, 일정 전압 이하에서는 전원검출 회로로부터 출력되는 전원감지신호에 대응하여 동작을 수행할 수 있는 반도체 메모리 장치를 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위한 본 발명은, 외부에서 인가되는 어드레스나 또는 제어신호 외에도 전원공급전압을 적어도 검출하여 이 전원공급전압이 일정전압 이상에서만 인에이블되는 ATD 회로를 구비하고, 이 ATD 회로의 출력신호에 의해서 동일칩상에 존재하는 센스앰프나 주변회로들이 제어되는 반도체 집적회로를 향한 것이다.
본 발명에 의한 ATD 회로는 소오스 전원단자에 연결되어 소오스 전원에 걸리는 전압레벨을 검출하는 전원검출부와, 어드레스를 입력하여 어드레스의 변화를 감지하여 어드레스의 천이시 쇼트펄스를 발생하는 소트펄스 발생부와, 상기 전원검출부와 소트펄스 발생부의 각 출력을 조합하여 이들 출력의 변화시에 소정의 펄스를 발생하기 위한 서메이터를 적어도 구비한다. 이와 같은 구성을 가지는 ATD 회로를 구비하는 본 발명에 의한 반도체 집적회로는 전원전압이 일정전압 이상에서만 ATD 회로가 인에이블되고, 이로부터 센스앰프나 주변회로들이 이 ATD 회로의 출력에 제어 되므로서, 적어도 리드동작시 항상 정상적인 셀 데이타가 출력되게 하여 종래에 발생된 문제를 해결한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
본 발명에 의한 ATD 회로를 보여주는 블록도가 제4도에 도시되어 있다. 그 구성을 설명하면 다음과 같다. 전원공급전압 Vcc와 접지단 Vss가 걸리는 소오스 전원단자 100에 연결된 전원검출부 110과, 외부에서 공급되는 칩 인에이블 신호CEx의 입력단자 102에 연결되어CEx신소를 내부신호CE로 정형하는 버퍼 106에 연결된 제어신호검출용 소트펄스 발생회로 112A와, 외부어드레스 Ax0,…,Axn의 입력단자 104에 연결되어 Ax0,…,Axn 신호는 내부어드레스 Ax0,…,Apn으로 정형하는 버퍼 108에 연결된 어드레스검출용 소트펄스 발생회로 112B와, 상기 전원검출부 110과 제어신호검출용 소트펄스 발생회로 112A와 어드레스검출용 쇼트펄스 발생회로 112B의 각 출력신호를 입력하여 센스앰프나 주변회로의 제어신호인 SMO를 출력하는 서메이터 114가 각각 ATD 회로를 구성하고 있다.
제어신호검출용 소트펄스 발생회로 112A와 어드레스검출용 소트펄스 발생회로 112B의 각 상세회로 구성은 제2b의 구성으로 실시되어질 수 있고, 또한 그 구성을 실시하는 바 그 회로구성 및 설명은 생략한다.
전원검출부 110의 회로구성이 제5a도에 도시되어 있다. 그 구성은 전원공급전압 Vcc와 접속노드124사이에 채널이 연결되고 게이트가 접지단에 접속된 피형트랜지스터 122와, 상기 접속노드 124에 채널이 연결되고 게이트가 접지단에 접속된 디플리션형 트랜지스터 126과, 상기 디플리션형트랜지스터 126과 접지단사이에 채널이 형성되고 게이트가 인버터 120을 통해 칩 인에이블 신호CE에 연결되는 엔형트랜지스터 128과, 상기 접속노드 124에 입력단이 서로 직렬로 연결되어 전원검출신호 PDS를 출력하는 인버터체인 130,132,134로 이루어진다. 칩 인에이블 신호CE가 반전되어 입력되는 엔형트랜지스터 128은 대기(stand-by)모드에서 Vcc에서 Vss로의 직류전류의 발생을 방지하기 위한 트랜지스터이다.
PDS신호가 Vss로 인에이블되는 외부전압레벨은 인버터 130의 입력트립레벨에 따라 원하는 전압레벨로 만들 수 있다. 또한 피형트랜지스터 122와 디플리션형트랜지스터 126의 종류는 논리(logic)을 고려하여 적절하게 선택할 수 있다. 한편 전원검출부 110의 회로구성은 본 출원인에 의해 1988년 6월29일자로 대한민국에 특허출원되어 1992년 4월 18일자로 특허등록된 특허 제 050919호(출원번호 1988-7929호)에 개시된 "전원전압감지회로"와 같은 회로구성으로 실시하여도 동일한 효과를 얻을 수 있다.
서메이터 114의 구성이 제5b도에 도시되어 있다. 그 구성은 전술한 제2c도의 구성에서 접속노드 146과 접지단사이에 채널이 형성되고 전원검출신호 PDS를 게이트에 입력받는 엔모오스 트랜지스터 144를 더 구비한 구성이다. 그래서 쇼트펄스 발생회로 112A, 112B의 출력신호인 SP0SP0,…,SPn,SPt4과 전원검출신호 PDS중 어느 하나의 신호가 "하이"로 입력될 시에는 접속노드 146이 "로우"로 되고, 이로부터 인버터 154를 거쳐 "하이"의 SMO신호가 출력된다.
제4도 및 제5도의 구성에 따라 본 발명에 의한 ATD 회로의 출력동작을 설명하면 다음과 같다. 또한 동작설명은 각 어드레스 및 제어신호의 타이밍도인 제6a도 및 제6b도를 참조하여 설명될 것이다. 외부에서 인가되는 전원공급전압 Vcc가 일정하면, 즉 Vcc=3 내지 6V로 되면 전원검출신호 PDS의 출력상태는 Vss 또는 GND로 일정하다. 그리고 외부에서 인가되는 어드레스나 칩 인에이블 신호의 변화를 감지하여 SP0,SP0,.......SPn,SPt5 를 만들며 이 SP0, SP0,SPn,SPt6를 입력으로 하여 서메이터 114의 출력신호 SMO가 발생한다. 따라서 전원공급전압 Vcc가 일정하므로 ATD 회로 및 그 관련회로들도 Vcc에서 Css사이로 풀-스윙(full-swing)을 하여 센스엠프나 주변회로들을 정상동작시킨다. 이와 같이 전원 공급전압 Vcc가 정상적으로 공급될 시에는 제6a도와 같은 신호특성을 갖는다.
한편 어드레스의 변동이나 칩 인에이블 신호의 입력이 안정한 전원공급전압 Vcc가 인가되기 전에 선행되는 경우에는 다음과 같다. 이와 같은 경우는 주로 칩의 파워-엎시의 동작과 같은 경우이다. 먼저 외부에서 인가되는 어드레스나 칩 인에이블 신호가 VIH/ VIL로 고정되고, 이 이후 전원공급전압 Vcc가 0V에서 소정의 경사만큼의 기울기를 가지고 상승하면(상승하는 Vcc의 레벨은 0 내지 6V, 또는 0 내지 3V) 전원검출회로 110의 출력신호인 PDS는 일정전압까지는 Vcc를 따라 상승한다. 이때 인버터 130의 입력 트립레벨(trip level) 이상에서 PDS신호가 "로우"로 된다. 이에 관련된 설명은 상술한 특허등록번호 제 050919호에 상세하게 개시되어 있다. 이와 같이 되면 PDS신호가 예컨대 센스앰프나 주변회로의 동작이 가능한 전압까지 서메이터의 출력을 "하이"로 디세이블시키므로 센스앰프나 주변회로의 동작을 데세이블시킨다. 따라서 전원공급전압 Vcc의 인가전압레벨이 센스앰프나 주변회로들을 정상동작시킬 수 있는 전압레벨 이상이면 PDS신호가 "로우"가 되고, 이로부터 서메이터 114의 출력을 구동시킨다. 따라서 센스엠프나 주변회로들은 안정된 서메이터의 출력신호로부터 정상동작하게 되고, 결과적으로 정상적인 셀 데이타가 리드되어 진다.
상기 4도 내지 제5a도 및 제5b도에 도시된 회로구성은 본 발명의 기술적사상에 입각하여 실현한 최적의 실시예이지만, 이들 상세회로구성은 제4도의 블록구성 내에서 다양하게 실시되어질 수 있음은 주지의 사실이다. 또한 본 발명에 의한 제4도의 구성은 소오스 전원단자에 연결된 회로를 구성하여 전원공급전압의 전압레벨을 감지하고 이로부터 ATD 회로의 동작을 제어하였지만, 전원공급전압을 감지하는 수단이나 방법은 본 발명의 기술적범주내에서 다르게 실시되어질 수도 있음을 유의하여야 할 것이다.
제7도는 본 발명의 또다른 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이 및 그 주변 회로를 보이는 도면이다.
제7도의 구성은 행과 열의 매트릭스 형태로 배열된 메모리 셀들로 구성된 메모리 셀 어레이 24와, 외부에 입력되는 어드레스 신호 ADD를 버퍼링하는 입력 버퍼10에 적속하며 입력 버퍼 10으로부터 출력되는 어드레스 신호 Add를 디코오딩하여 메모리 셀 어레이 24 내의 메모리 셀을 지정하기 위한 X,Y 디코오더부 14, X 및 Y-디코오더 16와, 외부에서 입력되는 어드레스 신호의 천이를 감지하는 ATD 회로 20와, ATD 회로 20에 접속하는 프리차아지 및 이퀄라이즈 회로 22와, 프리차아지 및 이퀄라이즈 회로 22로부터 출력되는 이퀄라이즈 신호 EQS에 접속하며 전원 검출부 206으로부터 출력되는 전원 감지신호 PDS에 따라 제어되는 센스앰프 및 데이타 래치 제어회로 202와, 프리차아지 및 이퀄라이즈 회로 22로부터 출력되는 프리차아지 신호 PRE 및 센스앰프 및 데이타 래치 제어회로 202로부터 출력되는 데이타 래치 신호 DLS에 의하여 Y-패스 18를 통하여 메모리 셀로부터 출력된 데이타를 래치하고 센스앰프 제어 신호 SACS에 의해 제어되어 출력되는 셀 데이타를 증폭하는 센스앰프 및 데이타 래치부 26으로 구성된다.
제7도에 도시된 반도체 메모리 장치의 동작의 특징을 설명하면 다음과 같다. 입력버퍼 10을 통하여 외부에서 입력되는 어드리스 중의 어느 하나라도 변화가 발생하면 ATD 회로 20서 이를 감지하여 펄스를 발생한다. ATD 회로 20으로부터 발생된 펄스는 프리차아지 및 이퀄라이즈회로 22와 데이타 래치 및 센스앰프 제어회로 202에서 필요한 제어신호를 생성하여 센스앰프 및 데이타 래치부 26의 입력으로하여 메모리 셀 어레이 24로부터 읽어들인 데이타를 외부로 전송하거나 또는 메모리 셀 어레이 24로 데이타를 라이트하는 동작을 제어하게 된다.
이때, 센스앰프 및 데이타 래치 제어회로 202는 전원전압 Vcc 및 접지전압 Vss가 입력되는 소오스 전원부 204에 접속하는 전원검출회로 206의 출력 신호PDS에 의하여 제어된다.
본 발명의 제2실시예에 따른 ATD 회로는 전원검출부의 출력 신호PDS와, 제어신호 검출용 쇼트펄스 발생회로의 출력 신호와, 어드레스 검출용 쇼트펄스 발생회로의 출력 신호인 Spo,…,Sp0,Spt7 을 각각 입력하여 프리차아지 및 이퀄라이즈회로 22를 제어하는 제어신호 SMO를 출력하였다. 그러나 본 발명에 제2실시예에 따른 ATD 회로는 제어신호 검출용 쇼트펄스 발생회로의 출력 신호와, 어드레스 검출용 쇼트펄스 발생회로의 출력 신호인 Spo,Sp0,…,Spn,Spt8 을 각각 입력하여 프리차아지 및 이퀄라이즈회로 22를 제어하는 제어신호 SMO를 출력한다.
제8도는 제7도에 따른 ATD 회로의 개략적 블록 다이어그램을 보이는 도면이다. 제8도에 도시된 ATD 회로의 구성은 외부에서 공급되는 칩 인에이블 신호CEx의 입력단자 102에 연결되어 칩 인에이블 신호CEx를 내부신호CE로 정형화하는 버퍼 106에 접속하는 제어신호 검출용 쇼트펄스 발생회로112A와, 외부 어드레스 Ax0 … Axn의 입력단자 104에 연결되어 외부 어드레스 Ax0 … Axn를 내부 어드레스 Ap0 … Apn으로 정형화하는 버퍼 108에 접속하는 어드레스 검출용 쇼트펄스 발생회로 112B와, 제어신호 검출용 쇼트펄스 발생회로 112A와, 어드레스 검출용 쇼트펄스 발생회로 112B의 출력 신호를 각각 입력하여 프리차아지 및 이퀄라이즈회로 22를 제어하는 제어신호 SMO를 출력하는 서메이터(summator) 114가 각각 ATD 회로를 구성하고 있다. 이때, 도시된 바와 같이 전원전압 Vcc 및 접지전압 Vss가 입력되는 소오스 전원부 100에 접속하는 전원검출회로 206의 출력 신호PDS에 의하여 센스앰프 및 데이타 래치 제어회로 202가 제어된다.
제8도에 따른 쇼트펄스 발생기 112A, 112B는 제1실시예에 의한 쇼트펄스 발생기와 동일한 구성 및 동작을 가지므로 이에 따른 상세한 설명은 생략한다.
한편, 발명의 제2실시예에 사용되는 서메이터는 제2c도에 도시된 서메이터 회로와 동일하게 구성될 수 있다.
제9도는 제8도에 따른 전원 검출부의 상세 회로를 보이는 도면이다. 전원 검출부의 구성은 전원전압 Vcc와 출력 노드 Nl 사이에 채널이 연결되고 게이트 단자가 접지전압에 접속하는 PMOS 트랜지스터 122와, 접속 노드 Nl에 채널이 접속하고 게이트 단자가 접지전압에 접속하는 디플리션 트랜지스터 126와, 디플리션 트랜지스터 126와 접지전압 사이에 접속하고 게이트 단자가 인버터 120을 통해 칩 인에이블 신호CE에 접속하는 NMOS 트랜지스터 128과, 접속 노드 Nl에 서로 직렬 연결되어 전원 감지신호PDS를 출력하는 인버터 130, 136, 208로 이루어진다.
제11도는 제8도에 따른 센스앰프 및 데이타 래치 제어회로를 보이는 도면이다. 제11도의 센스앰프 및 데이타 래치 제어회로는 이퀄라이즈 회로로부터 출력되는 출력 신호 EQS를 입력하는 인버터 210와, 인버터 210으로부터 출력되는 출력 신호를 소정의 지연 구간 동안 지연하기 위한 지연 회로 212와, 지연 회로 212에 접속하는 인버터 214와, 신호 EQS 및 인버터 214의 출력신호를 입력하는 NAND 게이트 216과, NAND 게이트 216에 접속하는 인버터 218와, 인버터 218의 출력 신호와 전원 감지신호PDS를 입력하는 NAND 게이트 220과, NAND 게이트 220의 출력 신호를 입력하여 센스앰프 제어신호 SACS를 발생하는 인버터 222로 구성된다.
또한 제11도의 센스앰프 및 데이타 래치 제어회로는 이퀄라이즈 회로의 출력 신호 EQS를 입력하는 인버터 226과, 인버터 226으로부터 출력되는 출력 신호를 소정의 지연 구간 동안 지연하기 위한 지연회로 228과, 지연 회로 228의 출력 신호에 접속하는 인버터 230와, 신호 EQS와 인버터 230의 출력 신호를 입력하는 NAND 게이트 232와, NAND 게이트 232의 출력 신호를 입력하는 인버터 234과, 인버터 224 및 234의 출력 신호를 입력하기 위한 NAND 게이트 236과, NAND 게이트 236의 출력 신호와 전원 감지신호PDS를 입력하는 NAND 게이트 238와, NAND 게이트 238의 출력신호를 입력하여 데이타 래치 신호 DLS를 발생하기 위한 인버터 240으로 구성된다.
제9도 내지 제11도를 참조하여 본 발명의 제2실시예에 다른 반도체 메모리 동작을 더욱 상세하게 설명한다. 먼저 외부에서 인가되는 어드레스 신호 및 칩 인에이블 신호가 VIH/ VIL로 고정되고, 외부 공급전압 Vcc가 0V에서 소정의 기울기를 가지고 상승하면, 전원 검출부로부터 출력되는 전원 감지 신호PDS는 전원전압 Vcc가 0.0V - 3.0V인 범위 내에서는 논리 "로우"상태로 유지된다. 따라서, 이때는 제11도의 센스앰프 및 데이타 래치 제어회로에서 NAND 게이트 220 및 238의 일입력 신호인 전원감지신호PDS는 노드 P 및 노드 Q의 논리 상태에 관계없이 센스앰프 제어신호 SACS와 데이타 래치 신호 DLS를 논리 "로우"상태로 하여 제7도의 센스앰프 및 데이타 래치부 26은 계속하여 인에이블되어 있다. 즉, 전원전압의 전압 레벨이 0.0V - 3.0V인 경우에도 데이타 래치 동작 등이 수행될 수 있다.
한편, 외부에서 인가되는 전원전압 Vcc가 계속하여 증가하여 전원전압 Vcc가 3.0V - 6.0V인 범위 내에서는 제10도에 도시된 바와 같이 전원 감지신호PDS가 논리 "하이" 상태로 되고, 이에 따라 제11도의 NAND 게이트 220과 238의 출력에 영향을 미치지 않는다. 그러므로 프리차아지 및 이퀄라이즈 회로 22로부터 출력되는 출력신호 EQS를 입력으로 하여 센스앰프 제어신호 SACS와 데이타 래치 신호 DLS는 펄스 형태로 발생되어 정상적인 반도체 메모리 장치의 동작을 가능케 한다.
즉, 본 발명에 의한 반도체 메모리 장치에 있어서는 전원전압의 레벨이 특정 전압 레벨 이상일 때는 ATD 회로 20의 출력 신호에 대응하여 센스앰프 제어신호 SACS 및 데이타 래치 신호 DLS가 제어되며, 전원전압의 특정 전압 레벨 이하에서는 전원 감지신호PDS에 대응하여 센스앰프 제어신호 SACS 및 데이타 래치 신호 DLS가 제어된다.
상술한 바와 같이 본 발명은 전원공급전압의 전압레벨이 센스앰프나 주변회로들을 충분히 인에이블시킬 정도의 높은 전압레벨로 될시에 출력이 인에이블되는 트랜지스터 회로를 구비하는 반도체 장치를 제공한다. 또한, 전원전압의 전압 레벨을 감지하여 전압 레벨이 일정전압 이상인 경우에는 ATD 회로의 출력 신호에 대응하여 칩 동작이 수행되고, 일정 전압 이하에서는 전원검출 회로로부터 출력되는 전원 감지신호에 대응하여 동작을 수행할 수 있는 반도체 메모리 장치를 제공할 수 있다. 본 발명에 의하여 파워-업시 발생되는 셀 데이타의 리드시의 오동작을 방지하고 정상적인 리드동작을 수행할 수 있다.

Claims (6)

  1. 반도체 집적회로에 있어서, 소오스 전원단자에 연결되어 소오스 전원에 걸리는 전압레벨을 검출하는 전원검출부와, 어드레스를 입력하겨 어드레스의 변화를 감지하여 어드레스의 천이시 쇼트펄스를 발생하는 쇼트펄스 발생부와, 상기 전원 검출부와 쇼트펄스 발생부의 각 출력을 조합하여 이들 출력의 변화시에 소정의 펄스를 발생하기 위한 서메이터를 적어도 포함하는 어드레스 천이 검출회로를 구비하는 반도체 집적회로,
  2. 제1항에 있어서, 상기 어드레스 천이 검출회로가, 칩 인에이블 신호를 입력하여 칩 인에이블 신호의 천이시 쇼트펄스를 발생하는 칩 인에이블 신호 검출용 쇼트펄스 발생부를 더 구비함을 특징으로 하는 반도체 집적회로.
  3. 행과 열의 매트릭스로 배열된 다수개의 메모리 셀들로 구성된 메모리셀 어레이와, 외부에 입력되는 어드레스 신호를 디코딩하여 상기 메모리 셀을 지정하기 위한 디코더를 구비하는 반도체 메모리 장치에 있어서, 상기 어드레스 신호의 천이시 이를 감지하여 소정의 펄스를 발행하는 어드레스 천이 검출 수단과, 상기 소정의 펄스를 입력하며 프리차아지 신호 및 이퀄라이즈 신호를 발생하는 프리차아지 및 이퀄라이즈수단과, 상기 이퀄라이즈 신호를 입력하며 외부에서 인가되는 전원전압의 전압 레벨을 감지하는 전원 감지신호에 대응하여 센스앰프 제어신호 및 데이타 래치 제어 신호를 발생하는 센스앰프 및 데이타 래치 제어수단과, 상기 프리차아지 신호를 입력하며 상기 데이타 래치 제어 신호에 의해 데이타를 래치하고 상기 센스앰프 제어신호에 의해 데이타를 증폭하는 센스앰프 및 데이타 래치수단을 적어도 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 전원전압의 레벨이 특정 전압 레벨 이상일 때는 상기 소정의 펄스에 대응하여 상기 센스앰프 제어신호 및 상기 데이타 래치 신호가 제어되며, 상기 전원전압의 상기 특정 전압 레벨 이하에서는 상기 전원 감지 신호에 대응하여 상기 센스앰프 제어신호 및 상기 데이타 래치 신호가 제어됨을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 특정 전압 레벨은 3.0 V임을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 어드레스 천이 검출수단은 칩 인에니블 신호에 대응하여 제어신호 검출용 쇼트펄스를 발생하는 제어신호 검출용 쇼트펄스 발생부와, 상기 어드레스를 입력하여 상기 어드레스의 천이를 감지하여 어드레스 검출용 쇼트펄스를 발생하는 어드레스 검출용 쇼트펄스 발생부와, 상기 제어 신호 검출용 쇼트펄스 및 상기 어드레스 검출용 쇼트펄스를 조합하여 소정의 펄스를 발생하기 위한 서메이터로 구성됨을 특징으로 하는 반도체 메모리 장치.
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