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KR970006533B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR970006533B1
KR970006533B1 KR1019930021752A KR930021752A KR970006533B1 KR 970006533 B1 KR970006533 B1 KR 970006533B1 KR 1019930021752 A KR1019930021752 A KR 1019930021752A KR 930021752 A KR930021752 A KR 930021752A KR 970006533 B1 KR970006533 B1 KR 970006533B1
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KR
South Korea
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semiconductor device
semiconductor chip
leads
package
semiconductor
Prior art date
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KR1019930021752A
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English (en)
Inventor
미쓰다까 사또
준이찌 가사이
Original Assignee
후지쓰 가부시끼가이샤
세끼자와 다다시
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Publication date
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Abstract

내용없음.

Description

반도체장치 및 그 제조방법
제1도는 종래의 반도체장치의 일예를 나타낸 사시도.
제2도는 제1도의 선 A-A선에 따라 취한 반도체장치의 횡단면도.
제3a도 및 제3b도는 각각 본 발명에 의한 반도체장치의 제1실시예의 횡단면도 및 사시도.
제4도는 외부단자 근방의 반도체장치의 제1실시예를 나타낸 확대 횡단면도.
제5a도 및 제5b도는 각각 본 발명에 의한 반도체장치를 제조하는 방법을 설명하는 평면도 및 측면도.
제6도는 본 발명에 의한 반도체장치를 제조하는 방법의 실시예를 설명하는 평면도.
제7a도 및 제7b도는 각각 본 발명에 의한 반도체장치를 제조하는 방법의 실시예를 설명하는 평면도 및 측면도.
제8a도 및 제8b도는 각각 본 발명에 의한 반도체장치를 제조하는 방법의 실시예를 설명하는 평면도 및 측면도.
제9a도 및 제9b도는 각각 본 발명에 의한 반도체장치의 제2실시예를 나타낸 횡단면도 및 사시도.
제10a도, 제10b도 및 제10c도는 각각 반도체장치의 제2실시예의 제1,제2,제3개변예를 나타낸 횡단면도.
제11도는 반도체장치의 제2실시예의 제4개변예를 나타낸 횡단면도.
제12a도 및 제12b도는 각각 본 발명에 의한 반도체장치의 제3실시예를 나타낸 부분 횡단면도 및 저면도.
제13도는 본 발명에 의한 반도체장치의 제4실시예를 나타낸 사시도.
제14a도, 제14b도 및 제14c도는 각각 본 발명에 의한 반도체장치의 제5실시예를 설명하는 횡단면도, 사시도 및 횡단면도.
제15a도 및 제15b도는 각각 본 발명에 의한 반도체장치의 제6실시예를 나타낸 사시도 및 저면도.
제16a도 및 제16b도는 각각 본 발명에 의한 반도체장치의 제7실시예의 횡단면도 및 요부의 저면도.
제17a도 및 제17b도는 각각 본 발명에 의한 반도체장치의 제8실시예의 요부의 횡단면도 및 평면도.
제18도는 본 발명에 의한 반도체장치의 제9실시예의 요부의 횡단면도.
본 발명은 반도체장치와 그것을 제조하는 방법에 관한 것이며 구체적으로는 반도체장치의 수납밀도를 개선하기 위하여 패키지의 저면에 리드부만 노출시킨 반도체장치와 그 반도체장치를 제조하는 방법에 관한 것이다.
최근 전자기기들의 소형화, 동작속도증대 및 기능증가로 인하여 반도체장치들의 이에 대한 개량의 실현이 요구되고 있다. 이들 반도체 자체에 관한 요구들에 더하여 반도체장치를 기판에 수납할때에 반도체장치의 수납밀도를 향상시키는 것도 요구되고 있다.
따라서 대다수의 현존 반도체가 리드를 기판의 표면에서 연결하는 표면장착법을 사용하고 있지만 반도체장치의 수납밀도를 더 향상시키는 것이 요구되고 있다.
제1도는 종래의 반도체장치의 일예의 사시도를 나타내고 있다. 제2도의 제1도의 선 A-A에 따라 취한 이 반도체장치의 횡단면도이다. 예를 들면 이 종류의 반도체장치는 일본국 특개소 63-15453호 공보 및 일본국 특개소 63-15451호 공보에 제안되어 있다.
제1도 및 제2도에 있어서 반도체장치(1)는 통상 반도체칩(2), 반도체칩(2)를 수용하는 수지패키지(3), 복수의 리드(4) 및 반도체칩(2)이 탑재되는 스테이지(7)를 구비하고 있다. 리드(4)의 일단(4a)이 선(5)를 거쳐서 반도체칩(2)에 접속되어 있고, 리드(4)의 다른단이 패키지(3)의 저면(3a)에서 노출되어 외부단자(6)를 형성하고 있다. 다시말하면 외부단자(6)를 제외한 반도체장치(1)의 모든 부분이 패키지(3)내에 봉입되어 있다.
리드(4)의 외부단자들(6)이 이 반도체장치(1)의 패키지(3)의 저면(3a)에서 노출되어 있으므로 패키지(3)의 외측의 리드(4)의 돌출길이를 짧게할 수 있어서 수납밀도를 향상시킬 수 있다. 또 리드(4)의 외부단자(6)가 L-형 또는 갈매기 날개형태를 갖는 종래의 리드들과 같이 굴곡시킬 필요가 없다. 그 결과 외부단자들(6)을 굴곡시키는 몰딩이 필요하지 않아 제조공정의 간단화와 제조원가 저하를 가능하게 한다.
한편 다른 종류의 반도체장치가 일본국 특개평 4-44347호 공보에 제안되어 있다. 이 반도체장치에 의하면 리드들이 절연성 접착제를 거쳐서 반도체칩의 회로형성면에 고착되어 있다. 또 패키지의 크기가 회로형성면만 또는 회로형성면과 반도체칩의 측면만 봉입함으로써 줄여진다.
그러나 상기 반도체장치(1)에 의하면 리드(4)의 끝(4a)이 반도체칩(2)의 양측에 위치된다. 그 결과 패키지(3)의 크기를 축소시키는데 제한이 있어서 반도체장치를 충분히 축소시킬 수 없는 문제점이 있었다. 다시 말하면 이상적인 반도체장치의 크기는 반도체칩과 대략 같은 크기이지만 반도체장치(1)의 크기는 대략 반도체칩(2)의 2배 이상 크기이다.
또 반도체장치(1)는 방열에 대해서 고려되어 있지 않다. 즉 반도체장치(1)가 반도체칩(2)에서 발생된 열을 효과적으로 패키지(3)밖으로 방열시킬 수 없다는 문제점이 있었다.
한편 일본국 특개평 4-44347호 공보에 제안된 반도체장치에 의하면 외부기판에 접속된 리드들은 패키지와 떨어져 있어 트랜스퍼몰딩법을 패키지형성기술로써 채용할 수 없고 귀찮은 포팅법을 채용하지 않으면 않된다. 그 결과 이 제안된 반도체장치는 제조하는데 귀찮은 처리를 필요로 하므로 반도체장치의 제조효율이 나쁘다는 문제가 있었고 이 반도체장치의 제조원가가 고가이다. 이론적으로는 이 반도체를 트랜스퍼몰딩법을 채용하여 제조할 수 있으나, 다수의 스플리트몰드(splitmold)로 제조함을 요할 것이므로 이 기술은 몰딩금형이 극히 고가라는 점에서 실용성이 없다.
따라서 본 발명의 목적은 상기 문제점들을 제거한 신규하고 유용한 반도체장치를 제공하는데 있다.
본 발명의 기타 특정목적은 상면 및 저면을 갖는 반도체칩, 이 반도체칩의 저면 아래에 배치되어 반도체칩과 전기적으로 결합된 제1단부들과 외부단자들을 형성하는 제2단부들을 갖고 각 외부단자가 저면을 갖는 복수의 리드 및 반도체칩과 리드들을 봉입하는 패키지를 구비하고 각 외부단자의 저면이 패키지의 저면에서 노출되고 리드들의 나머지 부분들이 패키지내에 묻혀져 패키지의 크기가 반도체칩의 상면위에서 본 평면도의 반도체칩의 크기와 대략 같은 반도체장치를 제공하는데 있다.
본 발명의 반도체장치에 의하면 반도체장치의 크기를 평면도에 있어서 반도체칩과 같은 크기로 상당히 축소시킬 수 있다.
본 발명의 또다른 목적은 리드프레임을 프레스가공하여 반도체칩이 장착된 소정위치까지 내부로 연장된 복수의 리드를 형성하는 스텝(a), 스테이지위의 소정위치에 반도체칩을 탑재하는 스텝(b)(여기서 스텝(a)와 스텝(b)는 임의의 순서로 행해진다.) 리드들의 제2단부들을 선들을 거쳐서 반도체칩에 와이어본딩하는 스텝(c) 및 반도체칩과 리드들을 리드들의 저면이 수지패키지의 저면에 있는 제2단부에서 노출되도록 수지패키지로 봉입하는 스텝(d)을 포함하는 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 반도체장치 제조방법에 의하면 종래의 반도체장치에 비해서 상당히 작은 반도체장치를 간단한 공정에 의하여 제조할 수 있다. 또 리드들이 수지패키지내에 묻히고 리드들의 제2단부들(외부단자)이 수지패키지의 저면에서 노출되므로 트랜스퍼몰드법을 패키지형성기술로써 채용할 수 있다. 그 결과 수지패키지를 용이하게 형성할 수 있고 제조수율을 향상시켜 제조원가를 저하시킨다.
본 발명의 다른 목적들과 특징들은 첨부도면을 참조한 하기 상세한 설명에서 명백해질 것이다.
본 발명에 의한 반도체장치의 제1실시예를 제3a 및 제3b도를 참조하여 설명하겠다.
제3a도는 제1실시예의 횡단면도이고 제3b도는 제1실시예의 사시도이다.
제3a도 및 제3b도에 나타낸 반도체장치(10)는 스테이지위에 탑재된 반도체칩(11)을 포함하고 있다. 예를 들면 후술하는 제5도에 나타낸 것과 같이 이 반도체칩(11)은 비교적 큰 메모리칩이다. 또 반도체칩(11)의 전극패드들(13)이 반도체칩(11)의 상면위에 중앙부에 그 길이방향에 연하여 배치되어 있다.
각 리드(14)의 일단부(14a)가 선(15)을 거쳐서 반도체칩(11)의 전극패드(13)에 접속되어 있다. 또 각 리드(14)가 반도체장치(10)의 높이에 따라 취한 방향(H)에 대해서 굽혀져 있어 제3a도에 나타낸 것과 같이 옆에서 보아 대략 Z-형을 하고 있다. 따라서 각 리드(14)는 먼저 제3a도의 단부(14a)로부터 수평으로 연장된 후에 아래로 향하여 연장된다. 후술하는 바와 같이 단부(14a)의 반대쪽 리드(14)는 외부단자(16)를 형성한다.
수지패키지(17)는 반도체칩(11), 선(15) 및 복수의 리드(14)를 봉입한다. 평면도에서 이 패키지(17)는 반도체칩(11)의 면적과 대략 같은(또는 약간 큰) 크기를 갖는다. 다시말하면 패키지(17)는 종래 패키지에 비해서 상당히 작다.
리드(14)의 외부단자(16)의 저부(16a)와 단부(16b)는 패키지(17)의 저면(17a)에서 노출되어 있으므로 반도체장치(10)는 제4도에 나타낸 회로기판(18)위에 외부단자들(16)을 회로기판(18)에 납땜질하여 탑재된다. 제4도에 나타낸 바와 같이 외부단자(16)는 패키지(17)의 저면(17a)으로부터 약간 돌출되어 있다. 따라서 갭(h)이 회로기판(18)의 상면과 패키지(17)의 저면(17a)간에 형성되어 납땜작업성을 향상시킨다. 예를 들면 외부단자(16)는 패키지(17)을 형성하는 수지몰딩을 행할때에 외부단자(16)에 대응하는 위치에 몰딩금형내에 홈을 형성하여 패키지(17)의 저면(17a)으로부터 돌출되게 제조할 수 있다. 다시말하면 외부단자(16)가 비교적 용이하게 패키지(17)의 저면(17a)으로부터 돌출되게 제조할 수 있다.
물론 외부단자(16)를 반드시 패키지(17)의 저면으로부터 거리(h)만큼 돌출되게 할 필요는 없다. 즉 h가 영(0)으로 되어 패키지(17)의 저면(17a)이 회로기판(18)의 상면과 접촉하여도 좋다. 따라서 이 거리(h)는 h≤t(여기서 t는 리드(14)의 두께)의 관계를 만족시키도록 설정하면 된다.
다음에 제3a도를 참조하여 반도체장치(10)의 구성을 설명한다. 반도체장치(10)의 평면도에서 리드들(14)과 반도체칩(11)이 패키지(17)내에서 서로 겹쳐진다.
수평방향(G)으로의 각 리드(14) 길이를 L1로 나타내면 리드(14)와 반도체칩(11)간의 겹치는 양(L2)을 L2≒2·L1로 나타낼 수 있다. 평면도내의 패키지(17)의 면적과 반도체칩(11)의 면적이 대략 같다. 반도체칩(11)의 길이를 L3으로 나타내면 수평방향(G)으로의 반도체장치(10)의 길이가 L3으로 된다.
한편 제1도와 제2도에 나타낸 종래의 반도체장치(1)에 의하면 패키지(3)의 길이(L4)가 대략 반도체칩(11)의 길이(L3), 반도체칩(2)의 한쪽 리드들(4)의 길이 및 다른쪽 리드들(4)의 길이의 합계치, 다시말해서 L4=L3+2·L1이다.
따라서 이 실시예의 반도체장치(10)의 크기가 종래의 반도체장치(1)의 크기에 비해서 겹침(L2)만큼 축소될 수 있다. 또 반도체장치(10)가 종래의 반도체장치(1)에 비해서 상당히 작기 때문에 반도체장치(10)의 회로기판(18)에 대한 장착효율을 향상시킬 수 있다. 따라서 크기를 축소하여 반도체장치(10)를 탑재하는 기기의 성능을 향상시킬 수 있다.
다음에 본 발명에 의한 반도체장치를 제조하는 방법의 실시예를 제5도~제9도를 참조하여 설명하겠다. 이 방법의 실시예는 상기 반도체장치(10)를 제조한다.
제5a도는 반도체칩(11)이 탑재되는 스테이지(12)를 갖는 리드프레임(25)의 평면도를 나타내고 제5b도는 이 리드프레임(25)의 측면도를 나타내고 있다. 프레임부들(25a), 스테이지들(12) 및 제5a도에 나타낸 프레임들(25a)위에 스테이지들(12)을 지지하는 지지바아들(26)이 프레스가공, 스탬핑 또는 에칭처리에 의해서 형성된다. 지지바아(26)는 단지운부분을 가져서 스테이지(12)가 제5b도에 나타낸 것과 같이 프레임부(25a)보다도 낮은 위치에 위치된다.
리드프레임(25)형성후에 반도체칩(11)이 스테이지(12)위에 다이본딩된다. 제6도는 반도체칩들(11)을 탑재한 리드프레임(25)를 나타내고 있다. 상술한 바와 같이 반도체칩(11)의 전극패드들(13)이 반도체칩(11)의 상면의 중앙부에 배치되어 있다.
한편 제7a도는 리드(14)를 형성하는 리드프레임(27)의 평면을 나타내고 있고 제7b도는 이 리드프레임(27)의 측면을 나타내고 있다. 리드프레임(27)은 프레스가공, 펀칭 또는 에칭처리를 행함으로써 리드프레임(25)과 별개로 형성된다. 프레임부들(27a) 및 복수의 리드(14)가 리드프레임(27)에 형성되고 리드들(14)이 내부를 향하여 소정길이로 형성된다. 리드들(14)은 프레임부(27a)보다도 낮은 위치에 위치된다. 리드들(14)은 단지 프레스가공에 사용된 금형을 개변함으로써 소정길이로 연장되도록 할 수도 있다. 따라서 상술한 리드들(14)은 용이하게 형성할 수 있다.
제8a도 및 제8b도는 각각 겹치는 단계에 있어서의 리드프레임(25)과 리드프레임(27)의 평면도 및 측면도를 나타내고 있다. 더 구체적으로 말하면 리드프레임(27)이 리드프레임(25)의 상부에 놓인다. 리드프레임(25,27)은 각각의 리드프레임(25,27)의 위치맞춤 구멍들(25b,27b)을 서로 일치시켜 용이하게 위치맞춤 할 수 있다.
이상 설명한 바와 같이 리드프레임(27)의 리드들(14)은 소정길이를 내부를 향하여 연장되고 소정량만큼 프레임부들(27a)보다도 낮다. 따라서 리드프레임들(25,27)의 겹치는 단계에 있어서 리드들(14)은 리드프레임(25)위에 탑재되는 반도체칩(11)의 전극패드 근방으로 연장된다. 즉 리드들(14)이 평면도에서 겹쳐져 있다.
리드프레임들(25,27)이 겹치는 단계에서 위치맞춤된 후에 리드들의 단부들(14a)과 반도체칩(11)의 전극패드들이 와이어본딩된다. 그 결과 리드들(14)과 전극패드들(13)이 선들(15)를 거쳐서 전기적으로 접속된다.
와이어본딩처리가 종료되면 리드프레임들(25,27)이 수지성형공정으로 패키지(17)을 형성하는데 사용되는 몰딩금형내에 장입된다. 이 패키지(17)를 몰딩할때에 리드(14)의 외부리드들(16)이 밖으로 노출되어 있기 때문에 패키지 형성방법으로써 트랜스퍼몰딩법을 채용할 수 있다. 다시말하면 리드들(14)은 패키지(17)내에 묻히고 외부단자(16)만 패키지(17)의 저면에 노출된다. 이 때문에 몰딩금형을 사용하여 용이하게 패키지(17)를 형성할 수 있고 향상된 제조수율로 제조원가를 저하시킬 수 있다.
수지성형공정으로 패키지(17)가 형성된 후에 리드프레임들(25,27)의 불필요한 부분들을 절단 제거한다. 그리하여 제3a도 및 제3b도에 나타낸 반도체장치(10)가 완성된다.
이 제조방법에 실시예는 리드프레임들(25,27)을 겹치는 스텝(ⅰ)과 리드프레임(27)의 리드들을 소정길이만큼 내부로 연장하는 스텝(ⅱ)으로 특징지워진다. 이 스텝(ⅰ) 자체는 LOC(Lead On Chip)형 반도체장치 제조공정에 이미 채용된 것이고 스텝(ⅱ)는 리드프레임(27)을 형성할때에 사용되는 금형을 개조하여 실현시킬 수 있다. 따라서 종래의 반도체장치의 제조공정을 크게 개변함이 없이 반도체장치(10)을 제조할 수 있다.
다음에 본 발명에 의한 반도체장치의 제2실시예를 제9a도 및 제9b도를 참조하여 설명하겠다. 제9a도는 제2실시예의 횡단면도를 나타내고 제9b도는 제2실시예의 사시도를 나타내고 있다. 제9a도 및 제9b도에서 제3a도 및 제3b도의 대응하는 부분은 동일부호로 표시하고 그에 대한 설명을 생략한다.
제9a도 및 제9b도에 나타낸 반도체장치(30)는 패키지(31)의 상부에서 노출된 스테이지(12)를 갖으므로 이 스테이지위에 탑재된 반도체칩에서 발생되는 열의 방열효율을 향상시킨다. 이 반도체장치(30)는 수지성형에 사용되는 몰딩금형의 공동과 스테이지(12)를 직접 접촉시키는 단계에서 수지몰딩을 행함으로써 용이하게 제조할 수 있다.
반도체칩(11)에서 발생되는 열이 패키지(31)의 상부에서 노출된 스테이지(12)를 거쳐서 패키지(30)밖으로 효율좋게 방열된다. 따라서 반도체칩(11)의 방열효율을 향상시킬 수 있다. 또 반도체장치(30)의 두께가 대응하는 양만큼 줄여진다.
제10a도는 반도체장치의 제2실시예의 제1개변예를 나타내고 있다. 제10a도에서 제9a 및 제9b도의 대응하는 부분은 동일부호로 표시하고 그에 대한 설명을 생략한다.
이 제1개변예에 있어서 반도체칩(11)은 LOC형 반도체장치(35)의 패키지(31)의 상부에서 노출되어 제9a도 및 제9b도에 나타낸 반도체장치(30)와 마찬가지로 방열효율을 향상시킨다.
제1 및 제2실시예에서는 패키지(17) 또는 패키지(31)의 수지는 반도체장치(11)과 리드들(14)의 단부들(14a)과의 사이의 공간을 채운다. 그러나 이 제1개변예에서는 리드들(14)의 선단부들(14a)은 접착테이프들(21)을 거쳐서 반도체칩(11)에 접착되어 있다. 반도체칩(11)의 상면이 패키지(31)의 상부에서 직접 노출되어 있기 때문에 반도체장치(30)에 비해서 방열효율을 더 향상시킬 수 있고 반도체장치(35)의 두께를 줄일 수 있다.
이 제1개변예에서는 리드(14)의 두께(t1)는 0.018㎛~0.150㎛ 범위 정도이고 리드(14)의 상면과 반도체칩(11)의 저면의 거리(t2)는 0.100㎛~200㎛ 범위 정도이고 반도체칩(11)간의 두께(t3)는 200㎛~400㎛ 정도이다. 따라서 반도체장치(35)의 두께(T)는 상기 t1, t2 및 t3의 최소치가 사용될 경우 200.118㎛ 정도이다. 따라서 반도체장치(35)의 두께(T)가 극히 얇음을 알 수 있다.
제10b도는 반도체장치의 실시예의 제2개변예를 나타내고 있다. 제10b도에서 제10a도의 대응하는 부분들은 동일부호로 표시하고 그에 대한 설명을 생략한다.
이 제2개변예에서는 리드(14)의 선단부(14a)의 길이(d1)와 접착테이프(21)의 길이(d2)는 d2≤d1의 관계를 만족시킨다. 다시말하면 이 접착테이프(21)는 선단부(14a)의 전체길이에 걸쳐서 리드(14)의 선단(14a)과 접촉되게 할 필요가 없으나 길이(d2)가 d1/2 이상으로 하여 리드들(14)의 선단부들(14a)이 반도체칩(11)에 확실하게 접착하는 것이 바람직하다.
예를 들면 접착테이프(21)의 두께는 50㎛~100㎛ 정도이고 리드(14)의 두께는 35㎛~150㎛ 정도이다.
제10c도는 반도체장치의 제2실시예의 제3개변예를 나타내고 있다. 제10c도에서 제10a도의 대응하는 부분은 동일부호로 표시하고 그에 대한 설명을 생략한다.
이 제3개변예에서는 외부단자들(16)이 제10c도의 수평방향으로 패키지밖으로 연장되어 있지 않다. 다시 말하면 외부단자(16)의 끝과 패키지(31)의 측면이 제10c도의 좌측에 나타낸 것과 같이 일치되거나 또는 외부단자(16)의 끝이 제10c도의 우측에 나타낸 것과 같이 패키지(31)의 측면의 내면에 위치되어 있다. 후자에 있어서 패키지(31)는 외부단자(16)의 선단측을 덮는다.
제11도는 반도체장치의 제2실시예의 제4개변예를 나타내고 있다. 제11도에서 제9a도 및 제9b도의 대응하는 부분은 동일부호로 표시하고 그에 대한 설명을 생략한다.
이 제4개변예에서는 반도체장치(20)의 수지패키지의 크기와 반도체칩(11)의 크기가 제11도에 나타낸 것과 같이 평면도에서 동일 크기이다. 따라서 이 제4개변예에 의하면 반도체장치(20)의 크기를 그 평면도에서 최소화 할 수 있다.
다음에 본 발명에 의한 반도체장치의 제3실시예를 제12a도 및 제12b도를 참조하여 설명하겠다. 제12a도는 제3실시예의 부분횡단면도를 나타내고 제12b도는 제3실시예의 저면도를 나타내고 있다. 제12a도 및 제12b도에서 제9a도 및 제9b도의 대응하는 부분은 동일부호로 표시하고 그에 대한 설명을 생략한다.
이 실시예에서 반도체장치(40)은 역시 LOC형이다.
반도체장치(11)의 상면이 제11도에 나타낸 반도체장치(20)와 마찬가지로 제12a도에 나타낸 것과 같이 패키지(31)의 상부에서 노출되어 있으므로 방열효율을 향상시킨다. 또 방열프레임(41)이 반도체칩 하부에 설비되고 방열부들(42)이 방열프레임(41)의 단부들에 설비되어 있다. 방열부(42)는 제12b도에 나타낸 것과 같이 패키지(31)의 저면(31a)에서 노출되어 있다. 반도체칩(11)과 방열프레임(41)은 충분한 열전도를 갖는 재료로 제조된 접착테이프를 거쳐서 접속되어 있으므로 반도체칩(11)에서 발생되는 열을 접착테이프(31)를 거쳐서 방열프레임(41)으로 전도하여 방열부(42)밖으로 방열한다.
이 반도체장치(40)에 의하면 반도체칩(11)에서 발생되는 열은 패키지(31)의 상부에서 노출된 반도체칩(11)의 상면에서 방열될 뿐만 아니라 패키지(31)의 저면(31a)에서도 방열된다. 그 결과 효과적으로 방열면적이 증대되어 방열효율을 훨씬 더 향상시킨다.
제13도는 본 발명에 의한 반도체장치의 제4실시예를 나타내고 있다. 이 실시예에서는 반도체칩(11)의 상면 또는 스테이지(12)의 상면이 반도체장치들(39,35,40)과 마찬가지로 패키지(31)의 상부에서 노출되어 있다. 반도체칩(11)의 상면이 노출되어 있으면 예를들어 Au등으로 된 금속막을 스퍼터링에 의해서 노출면위에 형성한다. 한편 스테이지(12)의 상면이 노출되어 있으면 Au, Ag 등으로 된 금속막이 이 노출면위에 도금된다. 그 결과 반도체칩(11) 또는 스테이지(12)의 노출면위에 형성된 도전막은 전기단자(46)로써 사용할 수 있다. 반도체칩(11)의 전위가 이 단자(46)로부터 꺼내진다.
이 반도체장치(45)에 의하면 단자들(46)이 점퍼선(47)등을 거쳐서 접속될 수 있으므로 반도체장치(45)가 탑재되는 회로기판(48)에 프린트형성된 배선에 더하여 반도체장치들(45)에 배선을 가능케함으로써 반도체장치(45)의 배선을 용이하게 한다. 다시말하면 반도체장치들(45)의 배선이 더 큰 자유도를 갖고 설계될 수 있어 장착효율을 향상시킨다.
다음에 본 발명에 의한 반도체장치의 제5실시예를 제14a도~제14c도를 참조하여 설명하겠다.
제14a도는 이 실시예는 요부의 횡단면도를 나타내고 제14b도는 회로기판위에 반도체장치의 탑재를 설명하는 사시도이고, 제14c도는 이 실시예의 탑재를 설명하는 요부횡단면도이다. 제14a도~제14c도에서는 제9a도 및 제9b도의 대응하는 부분은 동일부호로 표시하고 그에 대한 설명을 생략한다.
이 실시예에 의하면 반도체장치(50)는 처리된 저면(16a)과 함께 외부단자들(16)을 갖고 있다. 다시말하면 골프공위에 형성된 것과 같은 딤플들(dimples)이 형성된다. 또 작은 탄성을 갖는 도전성 접착제(51)가 외부단자(16)에 확실하게 접착된다.
리드들은 금속으로 제조되고 한편 회로기판(48)은 통상 에폭시-글래스등의 재료로 제조된다. 그러므로 리드들(14)과 회로기판(48)을 형성하는 재료들의 열팽창계수들이 상이하다. 그 결과 반도체장치(50)가 회로기판(48)위에 탑재되어 납땜질로 가열하면 열팽창계수들의 차로 인하여 응력이 발생된다. 이 응력이 접속부들을 파손시키고 전기적 접촉결함을 발생시킨다.
이 이유로 이 도전성 접착제(51)가 외부단자(16)의 저면(16a)위에 설비되어 리드들(14)과 회로기판(48)간의 열팽창계수의 차로 인하여 발생되는 응력을 방지한다. 다시말하면 도전성 접착제(51)는 작은 탄성을 갖으나 열적으로 가소성이므로 외부단자들(16)과 회로기판(48)의 열팽창의 차이가 이 도전성 접착제(51)에 의해서 흡수될 수 있다.
따라서 이 실시예에 의하면 반도체장치(50) 또는 회로기판(48)에 발생된 응력을 방지함으로써 반도체장치(50)의 파손을 확실하게 방지할 수 있다. 또 반도체장치(50)가 출하될때에 이 도전성 접착제(51)가 이미 외부단자들(18)위에 설비되어 있으므로 사용자(또는 고객)가 반도체장치(50)를 회로기판(48)위에 탑재하기 위하여 통상하는 납땜질을 행할 필요가 없다. 따라서 사용자에 의해서 행해지는 탑재처리가 간단화되어 탑재처리에 납땜공구가 불필요하기 때문에 탑재원가가 저하된다.
물론 도전성 접착제(51)를 반드시 외부단자(16)위에 설비할 필요는 없다. 이 도전성 접착제(51)는 반도체 장치(50)가 탑재되는 제14b도에 나타낸 회로기판(48)의 각 전극패드(52)위에 설비하여도 좋다. 이 경우에는 외부단자(16)가 전극패드(52)위에 설비된 도전성 접착제(51)위에 접착되어 이 도전성 접착제(51)를 열적으로 경화시키기 위하여 리플로우처리가 행해진다.
제14c도는 외부단자(16)가 제14a도에 나타낸 외부단자(16) 또는 제14b도에 나타낸 전극패드위에 사전에 설비된 도전성 접착제를 거쳐서 회로기판(48)의 전극패드(52)에 접속된 상태를 나타내고 있다.
다음에 본 발명에 의한 제6실시예를 제15a도 및 제15b도를 참조하여 설명하겠다. 제15a도는 제6실시예의 사시도를 나타내고 제15b도는 제6실시예의 저면도를 나타낸다. 제15a도 및 제15b도에서 제9a도 및 제9b도의 대응하는 부분은 동일부호로 표시하고 그에 대한 설명을 생략한다.
이 실시예에서는 본 발명을 소위 QPP(Quad Plat package)형 반도체장치에 적용시킨 것이다. 제15a도 및 제15b도에 나타낸 반도체장치(55)에 있어서 리드들(14)은 반도체칩(11)을 둘러싸고 있다. 또 방열프레임(56)에는 방열핀들이 설비되어 있다.
다음에 본 발명에 의한 반도체장치의 제7실시예를 제16a도 및 제16b도를 참조하여 설명하겠다. 제16a도는 제7실시예의 요부의 횡단면도를 나타내고 제16b도는 제7실시예의 요부의 저면도를 나타낸다. 제16a도 및 제16b도에서 제10b도의 대응하는 부분은 동일부호로 표시하고 그에 대한 설명을 생략한다.
이 실시예에서 리드들(14)의 적어도 몇개의 외부단자(16)의 저면(16a)이 거기에 형성된 딤플(16-1)을 갖는다.
패키지로부터 외부로 향하여 연장된 리드들은 갖는 종래의 반도체장치는 외향 연장된 리드들이 가요성이고 열팽창계수를 흡수하는 형태로 형성되어 있기 때문에 리드들과 반도체장치가 탑재되는 회로기판의 열팽창계수간의 차이를 어느정도 흡수할 수 있다. 그러나 외부단자들(16)이 패키지(31)밖으로 연장되지 않고 패키지(31)내에 완전히 묻혀 있으면 리드들(14)과 반도체장치가 탑재되는 회로기판(48)간의 열팽창계수의 차에 의해서 발생하는 응력에 대해서 반도체장치의 강도를 증대시키는 어떤 종류의 대책을 취하는 것이 바람직하다. 따라서 이 실시예는 외부단자(16)의 저면(16a)의 표면적을 증대시켜 강도를 증대시킨다. 강도를 증대시키는 것에 더하여 제14a도~제14c도에서 설명한 바와 같이 도전성 접착제(51)를 적용시킬때와 같이 외부단자(16)위에 접착제를 용이하게 도포할 수 있다.
다음에 본 발명에 의한 반도체장치의 제8실시예를 제17a 및 제17b도를 참조하여 설명하겠다. 제17a도는 제8실시예의 요부의 횡단면도를 나타내고 제17b도는 제8실시예의 요부의 저면도를 나타낸다. 제17a도 및 제17b도에서 제10a도의 대응하는 부분은 동일부호로 표시하고 그에 대한 설명을 생략한다.
이 실시예에서 리드들중 적어도 몇개의 외부단자(16)의 저면(16a)은 거기에 형성된 홈들(16-2)을 갖고 있다. 이 실시예의 효과는 기본적으로 제7실시예와 동일하다.
다음에 본 발명에 의한 반도체장치의 제9실시예를 제18도를 참조하여 설명하겠다. 제18도는 제9실시예의 요부의 횡단면도를 나타낸다. 제18도에서 제10a도의 대응하는 부분은 동일부호로 표시하고 그에 대한 설명을 생략한다.
이 실시예에서 리드들(14)중의 적어도 몇개의 외부단자(16)의 상면(16a)과 저면(16b)이 거기에 형성된 홈들(16-2)을 갖고 있다.
이 실시예의 효과들은 기본적으로 제7실시예의 효과들과 동일하다.
또 본 발명은 이들 실시예에 한정되는 것이 아니고 각종 개변이 본 발명의 범위를 일탈함이 없이 가능하다.

Claims (23)

  1. 상면과 저면을 갖는 반도체칩(11), 상기 반도체칩(11)의 저면하에 배치되어 상기 반도체칩(11)에 전기적으로 결합된 제1단부들(14a)과 각각 저면을 갖는 외부단자들(16)을 형성하는 제2단부들을 갖는 복수의 리드들(14), 및 상기 반도체칩(11)과 상기 리드들(14)을 봉입하여 상기 각 외부단자(16)의 저면이 그 저면에서 노출되고 상기 리드들(14)의 나머지부분들이 그 내부에 묻혀 있고 상부에서 상기 반도체칩(11)의 상면을 본 평면도의 상기 반도체칩(11)의 크기와 대략 같은 크기를 갖는 패키지(17,31)가 설비되어 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 단자들(14)과 상기 반도체칩(11)의 저면과의 사이에 갭이 형성되어 있고 상기 패키지(17,31)를 형성하는 수지가 상기 갭을 채우는 것을 특징으로 하는 반도체장치.
  3. 제1항 또는 제2항에 있어서, 상기 패키지(17)가 상기 반도체칩(11)을 덮어 씌우는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상면과 상기 반도체칩(11)의 상면과 접촉하는 저면을 갖는 스테이지(12)를 더 포함하는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 스테이지(12)의 상면이 노출된 것을 특징으로 하는 반도체장치.
  6. 제4항에 있어서, 상기 스테이지(12)의 상면이 상기 반도체장치(11)의 전위를 꺼내는 전극(46)을 형성하는 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 반도체칩(11)의 상면이 노출된 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 반도체장치(11)의 측면이 노출되어 상기 패키지(31)의 측면들과 상기 반도체칩(11)의 측면들이 일치되는 것을 특징으로 하는 반도체장치.
  9. 제1항에 있어서, 상기 리드들(14)을 상기 반도체칩(11)의 저면에 상기 리드들(14)의 제1단부들(14a)을 접착시키는 접착테이프(21)를 더 포함하는 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 상기 단자(14)의 제1단부(14a)의 길이가 상기 접착테이프(21)의 길이 이상인 것을 특징으로 하는 반도체장치.
  11. 제1항에 있어서, 제1단부들과 제2단부들을 갖는 방열부들(41,42), 상기 방열부들(41,42)의 제1단부들을 상기 반도체칩(11)의 저면에 접착시키는 접착테이프(21)더 포함하고, 상기 제2단부가 상기 패키지(31)의 저면(31a)에서 노출된 것을 특징으로 하는 반도체장치.
  12. 제1항에 있어서, 상기 반도체칩(11)의 상면이 상기 반도체칩(11)의 전위를 꺼내는 전극(46)을 형성하는 것을 특징으로 하는 반도체장치.
  13. 제1항에 있어서, 상기 리드들(14)의 두께가 t이고 상기 리드들(14)의 외부단자들(16)이 상기 패키지(17,31)의 저면(17a,31a)으로부터 거리 h만큼(여기서 h≤t) 돌출된 것을 특징으로 하는 반도체장치.
  14. 제1항에 있어서, 상기 외부단자들(16)의 각각이 상기 패키지(17,31)의 측면으로부터 약간 돌출된 단부(16b)를 갖는 것을 특징으로 하는 반도체장치.
  15. 제1항에 있어서, 상기 외부단자들(16)의 각각이 상기 패키지(17,31)의 측면과 일치하는 단부(16b)를 갖는 것을 특징으로 하는 반도체장치.
  16. 제1항에 있어서, 상기 외부단자들(16)의 각각이 상기 패키지(17,31)의 측면으로부터 약간 들어간 단부(16b)를 갖는 것을 특징으로 하는 반도체장치.
  17. 제1항에 있어서, 딤플들(16-1) 또는 홈들(16-2)이 상기 외부단자들(16)의 적어도 저면(16a)에 형성되어 표면적을 증대시킨 것을 특징으로 하는 반도체장치.
  18. 제17항에 있어서, 상기 외부단자들(16)의 저면(16a)에 접착된 도전성 접착제(51)를 더 포함하는 것을 특징으로 하는 반도체장치.
  19. 리드프레임(27)을 프레스가공하여 반도체칩(11)이 탑재되는 소정위치로 내부를 향하여 연장된 복수의 리드들(14)을 형성하는 스텝(a), 스테이지(12)위의 소정위치에 반도체칩(11)을 탑재하는 스텝(b), (여기서 스텝(a)와 스텝(b)는 임의의 순서로 행해짐) 리드들(14)의 제1단부들(14a)을 선(15)를 거쳐서 반도체칩(11)에 와이어본딩하는 스텝(c), 리드들(14)의 저면이 수지패키지(17,31)의 저면(17a,31a)의 제2단부(16)에서 노출되도록 수지패키지(17,31)로 반도체칩(11)과 리드들(14)을 봉입하는 스텝(d)으로 된 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제19항에 있어서 상기 스텝(d)에서 상기 단자들(14)의 제1단부들(14a)과 상기 반도체칩(11)간의 갭을 상기 수지패키지(17,31)을 형성하는 수지로 채우는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제19항에 있어서, 상기 스텝(d)에서 반도체칩(11)의 상면을 상기 수지패키지(17,31)를 형성하는 수지로 덮어씌우는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제19항에 있어서, 상기 스텝(d)에서 수지패키지(17,31)로부터 반도체칩(11)의 상면을 노출시키는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제22항에 있어서, 상기 스텝(d)에서 상기 수지패키지(31)의 측면과 반도체칩(11)의 측면이 일치되도록 반도체칩(11)의 측면을 더 노출시키는 것을 특징으로 하는 반도체장치의 제조방법.
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