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KR960011201B1 - 다이내믹 ram - Google Patents

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KR960011201B1
KR960011201B1 KR1019920004217A KR920004217A KR960011201B1 KR 960011201 B1 KR960011201 B1 KR 960011201B1 KR 1019920004217 A KR1019920004217 A KR 1019920004217A KR 920004217 A KR920004217 A KR 920004217A KR 960011201 B1 KR960011201 B1 KR 960011201B1
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KR
South Korea
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circuit
line
lines
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sense amplifier
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히로유끼 야마우찌
Original Assignee
마쯔시다덴기산교 가부시기가이샤
다니이 아끼오
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Publication date
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Abstract

내용 없음.

Description

다이내믹 RAM
제1도는 본 발명의 제1실시예의 다이내믹 RAM의 판독회로 및 그 주면부의 회로도.
제2도는 마찬가지로 다이내믹 RAM의 판독회로 및 그 주변부의 블록도.
제3도(a)는 제1도의 다이내믹 RAM의 요부의 구체적 회로도.
제3도(b)는 동도면(a)의 각 부의 타임차아트.
제4도는 센스앰프회로(SAn)의 구체적회로도.
제5도(a)는 본 발병의 제1실시예에 있어서의 프리차아지회로(PCEQ 1), (PCEQ 2)의 구체적회로도.
제5도(b)는 본 발병의 제4실시예에 다이내믹 RAM 있어서의 프리차아지회로(PCEQ 1), (PCEQ 2)의 구체적회로도.
제5도(c)는 본 발명의 제4실시예의 다이내믹 RAM에 있어서의 프리차아지 회로(PCEQ 1), (PCEQ 2)의 회로도.
제6도(a)는 제5도(a)에 있어서의 비트선(D), (/D)의 전위와 공통소오스선(NS1), (PS1)의 프리차아지전위의 상태를 표시한 설명도.
제6도(b)는 제5도(b)에 있어서의 비트선(D), (/D)의 전위와 공통소오스선(NS1), (PS1)의 프리차아지전위의 상태를 표시한 설명도.
제6도(a)는 제5도(c)에 있어서의 비트선(D), (/D)의 전위와 공통소오스선(NS1), (PS1)의 프리차아지전위의 상태를 표시한 설명도.
제7도는 제1실시예의 다이내믹 RAM의 타임차아트.
제8도는 본 발명의 제3실시예의 다이내믹 RAM의 판독회로 및 그 주변부의 회로도.
제9도는 제8도의 다이내믹 RAM의 각 부의 타임차아트.
제10도는 본 발명의 제5실시예의 다이내믹 RAM의 판독회로 및 그 주변의 회로도.
제11도는 제10도의 다이내믹 RAM의 각 부의 타임차아트.
제12도는 본 발명의 제6실시예의 다이내믹 RAM의 판독회로 및 그 주변의 회로도.
제13도는 제12도의 다이내믹 RAM의 각 부의 타임차아트.
제14도는 종래의 다이내믹 RAM의 회로도.
제15도는 마찬가지로 종래의 다이내믹 RAM의 블록도.
제16도는 제14도의 선택회로(SW1), (SW2)의 요부회로도.
제17도는 제14도의 다이내믹 RAM의 각 부의 타임차아트.
* 도면의 주요부분에 대한 부호의 설명
(Q18), (Q19), (Q23), (Q24) : 스위치 (M-ARY1)∼(M-ARY4) : 메모리배열
(YDCR) : 컬럼어드레스디코우더 (SW1)∼(SW4) : 선택회로
(XDCR1)∼(XDCR4) : 로우어드레스디코우더(워드선 선택회로)
(SA1)∼(SA4) : 센스앰프회로 (MA1) : 메인앰프회로
(PC1)∼(PC4) : 프리차아지회로 (Qm) : 어드레스선택용 트랜지스터
(Cm) : 정보기억용 커패시터 (D), (/D) : 비트선
(W) : 워드선
(NS1), (PS1), (NS2), (PS2) : 공통소오스선
(CD1), (/CD1), (CD2), (/CD2) : 공통데이터선
(PCEQ1), (PCEQ2) : 프리차아지회로.
본 발명은, 다이내믹 RAM에 관한 것으로서, 예를들면 하아프 프리차아지 방식의 다이내믹 RAM에 유효한 기술에 관한 것이다.
종래의 기술에 대해서, 제14도 내지 제17도를 사용해서 설명한다.
제14도는 종래의 다이내믹 RAM의 회로도를 표시한다. 제15도는 마찬가지로 종래의 다이내믹 RAM의 블록도를 표시한다. 제16도는 제14도의 선택회로(SW1),(SW2)의 요부의 회로도를 표시하고, 제17도는 제14도의 다이내믹 RAM의 각 부의 타임차아트를 표시한다.
이들 도면에 있어서, (Cs)는 정보기억용 커패시터, (Qm)의 어드레스선택용 MOSFET이며, 메모리셀(MC)를 구성한다. (M-ARY1)∼(M-ARY4) 는 각가 어드레이스선택용 MOS 트랜지스터(Qm)와 정보기억용 커패시터(Cs)로 이루어진 복수의 메모리셀(MC)이 비트선(D), (/D)(/는 반전신호를 의미한다)와 워드선(W)과의 교차점에 매트릭스배치되어서 구성된 복수의 메모리배열이다.
(YDCR)은 컬럼어드레스디코우더이며, 비트선 선택신호선(YS)(YS1, YS2)을 가진다. (XDCR1)∼(XDCR4)는 워드선(W1),(W2)을 선택하는 워드선 선택회로가 되는 로우어드레스 디코우더이다.
(PC1)∼(PC4)는 비트선(D), (/D)의 프리차이지회로이며, MOS 트랜지스터로 이루어진 스위치(Q25)∼(Q27)을 1개의 유니트(UPC)로 해서 구성된다. (SA1)∼(SA4)는 센스앰프회로이며, MOS 트랜지스터(Q30)∼(Q33)를 1개의 유니트(USA)로 해서 구성된다.
(SW1)∼(SW4)는 선택회로이며, 예를들면 선택회로(SW1)는, MOS 트랜지스터로 이루어진 스위치(Q17)∼(Q19), NAND게이트(G3), (G5), 인버어터(IV3), (IV5), (IV6)를 구성요소로 하고, 선택회로(SW2)는 MOS 트랜지스터로 이루어진 스위치(Q17)∼(Q19), NAND게이트(G3),(G5), 인버어터(IV3),(IV5),(IV6)를 구성요소로 하고, 선택회로(SW2)는 MOS 트랜지스터로 이루어지 스위치(Q22)∼(Q24), NAND게이트 (G4), (G6), 인버어트(IV4), (IV7), (IV8)를 구성용소로 한다.
(LOD1)∼(LOD4)는 공통데이터선 (CD1), (/CD1), (CD2), (/CD2),...의 프리차아지회로이며, 예를들면 프리차아지회로(LOD1)는, MOS 트랜지스터로 이루어진 스위치 (Q7)~(Q10), NAND게이트(G1), 인버어터(IV1)를 구서요소로 하고, 프리차아지회로(LOD2)는, MOS 트랜지스터로 이루어진 스위치 (Q11)∼(Q14), NAND게이트(G2), 인버어트(IV2)를 구성요소로 한다.
(C-SW1)∼(C-SW4)는 컬럼스위치회로이며, 예를 들면 컬럼 스위치회로(C-SW1)는 MOS 트랜지스터의 스위치(Q2), (Q3)로 이루어지고, 컬럼스위치회로(C-SW2)는 MOS 트랜지스터의 스위치(Q5), (Q6)로 이루어진다. (MA1)은 메인앰프회로이다. (Q15), (Q16), (Q20), (Q21)은 공통소오스선 (NS1), (PS1), (NS2), (PS2)의 전위를 선택회로(SW1), (SW2)의 출력신호(활성화신호)0pal, /0pal, 0pa2, /0pa2에 의해서 제어하는 MOS 트랜지스터의 스위치이다.
C1∼C4는 메모리배열선택신호이다. (X00), (X01), (X10), (X11),은 디코우드선이다. RAS1, RAS2은 토우어드레스스트로브신호이다. rWC는 타이밍 신호이다. (TC)는 타이밍 제너레이터이다.
(Q1), (Q25)는 MOS 트랜지스터이다. (NS1), (NS2)는 N채널 MOS 트랜지트터의 공통소오스선이다. (PS1), (PS2)는 P채널 MOS 트랜지트터의 공통소오스선이다.
(CD1), (/CD1), (CD2), (/CD2)는 공통데이터선이다. Vcc는 전원선이다. Vss는 접지선이다.
다이내믹 RAM에 있어서의 1비트의 메모리셀(MC)은, 예를들면 정보기억용 커패시터(Cs)와 어드레이선택용 MOS 트랜지트터(Qm)로 이루어지고, 논리 1, 0의 정보는 그 정보기억용 커패시터(Cs)에 전하가 있는지 없는지의 여수의 형태로 기억된다. 정보의 판독은 어드레스선택용 MOS 트랜지트터(Qm)를 온상태로 함으로써, 정보기억용 커패시터(Cs)를 비트선(D)에 결합시키고, 이와 같은 비트선(D)의 전위가 정보기억용 커패시터(Cs)에 출적된 전하량에 따라서 어떻게 변화하는지를, 감지함으로써 행하여진다.
최근과 같이 고집적으로 또한 대용량이 필요로 되고 있는, 예를들면 16메가비트이 기억용량을 가지게 되는 RAM에 잇어서는, 각 메모리셀이 작은 사이즈로 되고, 또 각 비트선에 대단히 많은 메모리셀이 결합되게 된다. 이에 다라서 정보기억용 커패시터(Cs)와 비트선의 부유용량(Cb)의 비 Cs/Cb가 대단히 작게 되므로, 비트선의 전위변화는 미소한 값으로 되어 버린다.
이 문제를 해결하기 위하여, 제14도 및 제15도에 표시한 바와 같이 비트선을 분할해서 바꿔 말하면, 메모리배열을 비트선방향으로 다분할해서(M-ARY1), (M-ARY2), (M-ARY3), (M-ARY4), 각각의 메모리 배열(M-ARY1), (M-ARY2), (M-ARY3), (M-ARY4)에 있어서의 비트선에 결합되는 메모리셀의 수를 감소함으로써, CS/Cb를 소망하는 값에 유지하도록 하고 있다.
또 이때, 다분할함으로써 디코우더 등의 주변회로가 많아지고 칩면적의 증가가 발생하지 않도록, 비트선 선택신호선(컬럼선택호선)(YS)(YS1, YS2)의 공통화, 즉 1개의 컬럼어드레스디코우더(YDCR)에 의해서, 분할된 각각의 메모리배열 (M-ARY1), (M-ARY2), (M-ARY3), (M-ARY4)에 있어서의 비트선 선택신호선(YS1), (YS2)을 공통으로 형성하는 것으로 하였다.
또, 저소비전력과를 위하여, 다분할한 메모리배열(M-ARY1), (M-ARY2), (M-ARY3), (MARY4) 가운데 선택해야할 메모리셀이 존재하는 메모리배열에 대응한 센스앰프회로(SAn)(n은 1∼4 중 어느 하나)에만, 그 증폭동작을 행하도록 선택회로(SW1), (SW2)(제16도에 요부만을 시도한다)를 센스앰프회로(SA1), (SA2)에 부가하고 있다.
그러나, 상기와 같이 공통의 컬럼어드레스디코우더(YDCR)에 의해 복수의 메모리배열 (M-ARY1), (M-ARY2), (M-ARY3), (M-ARY4)에 있어서의 데이터선(D), (/D)의 선택신호(비트선 선택시니호선(YS1), (YS2)상)를 형성하면, 비선택의 메모리배열, 예를들면 (M-ARY2)에 있어서도, 컬럼스위치회로(C-SW2)(스위치(Q5), (Q6)로 이루어짐)에 의해 각가의 비트선(D), (/D)과 공통데이터선(CD2), (/CD2)이 결합되어 버린다. 이때, 비트선(D), (/D)은 하아프 프리차아지레벨을 유지하고 있는데 대해서, 공통데이터선(CD2),(/CD2)은 그것과 다른 비교적 높거나 또는 낮은 전위의 프리차아지레벨을 유지하고 있다. 그때문에, 용량이 작은 비트선(D),(/D)의 전압레벨이 크게 변동하게 된다.
이것에 의해, 비트선(D), (/D)을 다시 프리차아지하려고 하는 스위치(Q26),(Q27)에 대응하는 메모리배열(M-ARY2)쪽의 MOS 트랜지스터(제14도참조)와 공통데이터선(CD2),(/CD2)을 비트선(D),(/D)과는 다른 전위로 프리차아지하려고하는 스위치(Q11), (Q12)(제14도참조)를 개재하여 전원 쇼트가 일어나 소비전류의 점에서 문제가 된다.
또, 만약 스위치(Q26), (Q27)에 전원이 접속되어 있지 않아도, 비트선(D), (/D)의 전위가 크게 변동해서 공통이타선비트선(CD2), (/CD2)과 같은 전위로 되어 버리고, 하아프프리차아지용으로 설계된 센스앰프회로로의 동작점이 감도가 나쁜 영역으로 되어버린다.
이상 설명해온 문제점을 해결하기 위하여 하기의 수단이 종래에 제안되어 있다.
(발명의 명칭 :다이내믹형 RAM, 발명자 : 카지가야카즈히코 외, 일본국 특원소 60-137733호, 출원일 : 1985. 6. 26). 이 제안에는, 제14도 내지 제17도에 표시한 구성으로 이루어진다.
개요를 간단하게 설명하면, 하기와 같다. 즉, 분할된 메모리배열(M-ARY1, M-ARY2, M-ARY3, M-ARY4) 가운데, 예를 들면(M-ARY1)을 선택 메모리배열로 한다. 그리고 그 이외의 메모리 배열(M-ARY2), (M-ARY3), (M-ARY4)을 비선택메모리배열로 한다.
이때, 비선택으로 된 메모리배열(M-ARY2), (M-ARY3), (M-ARY4)에 있어서의 공통데이터선(CD2), (CD3), (CD4)과 그 센스앰프회로의 증폭 MOS 트랜지트터의 공통소오스선을 결합한다. 예를 들면 (M-ARY2)의 경우에는, 공통데이터선(CD2), (/CD2)와 공통소오스선(PS2)을 트랜지트터(Q23), (Q24)를 개재해서 결합시켜서, 공통데이터선(CD2), (/CD2)을 비트선(D), (/D)과 대체로 동일한 전위의 하아프프리차아지레벨로 유지시키고 있다.
여기서, 공통소오스선(PS2)의 전위는, 단연히 등화 트랜지스터, 예를들면 (Q22)에 의해 하아프 프리차아지레벨로 유지시키고 있다.
이상의 일로부터 상기 문제점이었던 비선택메모리 배열에 있어서의 비트선과 공통데이터선과의 사이의 전위차가 없어지고, 급격한 전하의 이동도 일어나지 않아, 소비전류, 메모리셀의 판독전압의 점에서 개선할 수 있다.
설명순서가 뒤바뀌나, 재차, 제14도 내지 제17도를 사용해서 상기 종래예의 구성 및 동작의 설명을 행한다.
제14도에 있어서, (YDCR)은 공통의 컬럼어드레스 디코우더이며, 발생되는 비트선 선택신호선(YS1), (YS2) 상의 비트선 선택신호가 각각의 메모리배열(M-ARY1), (M-ARY2), (M-ARY3), (M-ARY4)의 비트선(D)과 공통데이터선(CD)을 결합시킨다. (XDCR1)∼(XDCR4)는 어드레스선택용 MOS 트랜지트터(Qm)를 온으로 하는 워드선(W)을 선택하는 워드선선택회로로서의 로우어드레스디코우더이다.
(SA1)∼(SA4)는 비트선(D), (/D)의 전위차를 증폭하는 센스엠프회로이며, CMOS)의 플립플롭회로로 구성되어 있다. (PC1)∼(PC4)는 비트선(D), (/D)의 동화 및 프리차아지를 행하는 프리차아지회로이며, 하아프리차아지를 실현하고 있다. (SW1)∼(SW4)는 로우어드레스에 의한 디코우드선(X00), (X01)과 로우어드레스스트로브신호 RAS의 내부신호 RAS1과 NAND의 관계에서 결정되는 메모리 배열선택신호 C1, C2를 생성하는 선택회로이다.
0pal, /0pal, 0pa2, /0pa2는, 센스앰프회로(SA1), (SA2)의 활성화신호 0pa와 제16도에 표시한 바와 같이 상기한 메모리배열 선택신호 C1, C2의 NAND의 관계에 의해서 결정되는 선택적 센스앰프의 활성화신호이다.
rWC는 프리차아지회로(플업회로)(LOD1), (LOD2)를 활성화하는 타이밍을 결정하는 신호이며, DRAM의 동작에 있어서 판독사이클시에 공통데이터선(CD1),(/CD1), (CD2),(/CD2)의 신호를 입력하면 메인앰프회로(MA1)....를 활성화하는 타이밍신호이기도 한다. 이 타이밍신호는 기록사이클시에는, 활성화되지 않는다.
(NS1), (PS1), (NS2), (PS2)는 각각 CMOS센스앰프회로를 구성하는 NMOS트랜지터, PMOS 트랜지스터의 각각의 공통소오스선이다.
그러나, 상기 제안예에서는, 비선택메모리배열, 예를 들며 (M-ARY2)의 공통데이터선(CD2),(/CD2)은, 공통소오스선(PS2)을 MOS 트랜지트터의 스위치(Q23), (Q24)를 개재해서 결합하여 하아프프리차아지레벨로 안정하게 하는 반면, 선택메모리배열, 예를 들면 (M-ARY-1)에 관해서는, 공통데이터선(CD1),(/CD1)과 공통 소오스선(PS1)을 결합시키는 MOS 트랜지스터의 스위치(Q18), (Q19)를 오프상태로 하기 위하여, 그대로에서는 하아프프리차아지레벨로 플로우팅하게 된다.
이 때문에, 공통의 컬럼어드레스디코우더(YDCR)에 의해 선택된 비트선선택신호선(YS1)의 비트선 선택신호에 의해서, 비트선(D), (/D)과 공통데이터선(CD1),(/CD1)이 결합하였을 경우, 비트선(D), (/D)의 증폭된 진폭은, 비트선(CD1),(/CD1)에 비교해서 상당히 큰 부유용량을 가지고, 비트선(D), (/D)의 높은 쪽의 레벨과 낮은 쪽의 레벨의 그 양자사이의 전압레벨에 있는 공통데이터선(CD1),(/CD1)의 전압레벨에 다같이 흡수되어 버리게 되고, 그 후의 안정적인 판독동작을 할 수 없는 가능성이 있다.
상기 문제점을 해결하기 위하여 상기 제안예에서는 레이아우트면적의 중대라고 하는 희생을 치르고, 새로이 메모리배열의 선개회로를 포함한 제14도의 프리차아지회로플업회로)(LOD1)를 공통데이터선(CD1),(/CD1)에 접속시킨 구성으로 하고 있다.
그러나, 이 구성에 의한 하이프리차아지방식에서는, 공통데이터선(CD1),(/CD1)의 프리차아지레벨은 전원 전압 Vcc로 되기 때문에, 센스앰프회로의 증폭동작이 아직 완료하고 있지 않는 상태에서, 공통의 컬럼어드레스디코우더(YDCR)에 의해 선택된 비트선 선택신호선(YS1)의 비트선선택신호에 의해 비트선(D), (/D)과 공통데이터선(CD1),(/CD1)이 결합하였을 경우, 비트선(D), (/D)의 높은 쪽의 전위레벨은 아직, 거의 증폭되어 있지 않다. 이와 같은 상태에 있는 비트선(D), (/D)을, 갑자기 비트선(D), (/D)보다 상당히 높은 전압상태의 공통데이터선(CD1),(/CD1)에 결합시키면, 전위차가 작은 비트선(D), (/D)의 전위가 비트선보다 상당히 높은 상태의 공통데이터선(CD1),(/CD1)의 전위에 흡수되기 때문에, 그후의 증폭동작에 악영향을 미치게 할 가능성이 있다.
또, 문제인 것은, 프리차아지회로(플업회로)(LOD1)를 동작시키는 타이밍이다. 어드레스에 의해 선택된 다음 프리차아지회로(플업회로)(LOD1)를 동작시키 위하여, 판독동작가운데에서도 가장 노이즈의 영향을 받기 쉬운 메모리셀의 판독 전후, 즉, 어드레스선택용 MOS 트랜지트터(Qm)가 온상태로 된 전후에, 급격히 비트선(D), (/D)가까이에 배치된 공동데이터선(CD1), (/CD1)이 하아프프리차이지레벨에서부터 Vccfpqpf로 변동되면, 상기 노이즈의 원인으로 될 가능성이 있다.
그러나, 그렇다고 해서 동작시키는 타이밍을 지연시키년, 이번에는 공동데이터선(CD1), (/CD1)이 하이프리차아지레벨에서부터 Vccfpaof로 변동하는 시간이 부족하게 되어, 증폭된 비트선(D), (/D)의 높은쪽의 레벨보다 낮은 상태에서 공통의 컬럼어드레스디코우더(YDCR)에 의해 선택된 비트선선택신호선(YS1)의 비트선선택신호에 의해서, 비트선(D), (/D)과 공동데이터선(CD1), (/CD1)이 결합한다. 이 때문에, 비트선(D), (/D)의 높은쪽의레벨의 비트선도 낮은쪽의 레벨의 비트선의 어느쪽도, 그 양자사이의 전압레벨에 있는 공동데이터선(CD1), (/CD1)의 전압레벨에 흡수되어 버리고, 그후의 증폭동작에 악영향을 미칠 가능성이 있다.
따라서, 본 발명의 목적은, 대규모 용량화와 저소비전력화를 도모하면서, 그 동작의 안정화를 도모할 수 있는 다이내믹 RAM을 제공하는 것이다.
본 발명의 다이내믹 RAM은, 어드레스선택용 트랜지트터와 정보기억용 커패시터로 각각 이루어진 복수의 메모리셀이 복수쌍의 비트선과 워드선과의 교차점에 매트릭스 배치되어서 구성된 복수의 메모리배열과 ; 입력된 어드레스를 디코우드해서 상기 복수쌍의 비트선 중 1쌍의 비트선을 선택하는 비트선선택회로와 : 상기 각 메모리배열에 대응해서 설치되어, 상기 입력된 어드레스를 디코우드해서 선택해야할 메모리셀이 존재하는 메모리배열에 대해서만 워드선을 선택하는 워드선선택회로와; 증폭에 필요한 동작전압으로서 전원전압 및 접지 전압을 공급하는 공통소오스선을 지니고, 상기 워드선선택회로에 의해 선택된 메모리셀의 신호를 증폭하는 셀스앰프회로와; 각 메모리배열에 대응해서 설치되어, 메모리어레이측의 상기 비트선선택회로에 의해 선택된 1쌍의 공통데이터선으로부터 정보를 판독하거나 해당 공통데이터선에 정보를 기록하는 판독·기록 회로를 구비한 다이내믹 RAM에 있어서, 상기 각 메모리배열에 대응해서 설치되어, 상기 선택된 워드선에 다라서 센스앰프회로를 선택하는 선택회로와; 상기 각 메모리배열에 대응해서 설치되어, 상기 센스앰프회로의 공통소오스선과 상기 어드레스에 따라서 선택된 메모리배열의 공통데이터선을 해당 메모리배열이 선택되지 않는 비선택긱간 뿐만 아니라 해당 메모리 배열이 선택되는 선택기간에도 결합시키는 스위치와; 상기 각 메모리배열에 대응해서 설치되어, 상기 메모리배열내의 상기 비트선을 제1프리차아지전위로 프리차아지시키는 제1프리차아지회로와; 상기 센스앰프회로의 비선택기간에 상기 공통소오스선 중 한쪽을 제2프리차아지전위로, 상기 공통소오스선 중 다른 한쪽을 제3프리차아지전위로 각각 프리차이지시키는 제2프리차아지지회로를 또 구비한 것을 특징으로 하고 있다.
본 발명은, 상기한 구성에 의해서, 메모리배열에 대응해서 형성된 센스앰프회로의 공통소오스선과 공통데이터선을 결합시키는 스위치가, 선택메모리배열에 있어서도 온상태로 되어있어, 센스앰프회로가 활성화되고, 또한 스위치가 접속되어 있는 공통소오스선, 예를 들면 P채널 MOS 트랜지스터의 공통소오스선(PS1)이 하아프피리차아지레벨로부터 Vc레벨을 향해서 전위가 상승하면, 공동데이터선(CD1), (/CD1)의 전위도 함께 상승한다. 이 대문에, 공동데이터선(CD1), (/CD1)의 전위를 Vcc레벨로 풀업시키는 것만을 위하여, 레이아우트 면적을 희생해서 새로이 선택회로를 포함한 플어회로를 설치하는 것을 필요로 하지 않는다.
한평, 비선택메모리배열에 있어서는, 스위치는, 정상적으로 온상태로 되고, 비활성상태인 센스앰프회로의 공통소오스선은 마찬가지로 비선택상태인 비트선의 프리차아지레벨과 동일한 전위레벨에서 변동도 없이 안정되어 있으므로, 공동데이터선의 전위도 비트선프리차아지레벨에서 안정되고 있다.
이하, 제1도 내지 제13도을 사용해서 본 발명의 실시예에 있어서의 다이내믹 RAM의 판독회로 및 그 주변부의 회로구성 및 동작의 설명을 행한다. 또한, 본 발명의 실시예의 회로는, 기본적으로 제14도 내지 제17도에 표시한 종래의 회로와 같은 구성이므로, 동일구성부분에는 동일번호를 부여해서 상세한 설명은 생략한다.
실시예 1
제1도에 본 발명의 제1실시예의 다이내믹 RAM의 판독회로 및 그 주변부의 회로도를 표시한다. 제2도에 마찬가지로 다이내믹 RAM의 판독회로 및 그 주면부의 블록도를 표시한다. 제3도에 제1도의 다이내믹 RAM의 요부의 구체적 회로도 및 그 타임차아트를 표시한다. 제4도에 센스앰프회로(SAn)의 구체적회로를 표시한다.
제5도(a)에 있어서의 프리차아지회로(PCEQ1), (PCEQ2)의 구체적회로도를 표시한다. 제6도(a)에 제5도(a)에 있어서의 비트선(D), (/D)의 전위와 공동통소오스선(NS1), (PS1)의 프리차아지 전위의 상태를 표시한다. 제7도에 제1실시예의 다이내믹 RAM의 타임차이트를 표시한다.
제1실시예에 있어서 가장 특징적인 부분은, 공동데이터선(CD1), (/CD1)과 센스엠프회로(SA1)의 공통소오스선(NS1), (PS1)가운데, 센스앰프회로(SA1)의 구성요소인 PMOS트랜지스터의 공통소오스선(PS1)과의 결합스위치인 MOS 트랜지트터 스위치(Q18), (Q19)가 메모리배열(M-ARY1)의 출력, 즉 상기 제안예와 같이 메모리배열(M-ARY1)의 선택신호 C1에 의해서만 제어되는 것이 아니라, 공동데이터선(CD1), (/CD1)의 등화신호 FF의 NAND관계에 의해서 결정되는 신호 SQ1, SQ2에 의해서제어되고 있는 점이다.
이 동화신호 FF는, 제2도에 표시한 DRAM칩 내부에 형성된 타이밍 제너레이터(TC)로부터 발생되는 것으로서, 다른 신호와의 관계는, 제7도에 표시한 바와 같이, 통상적 사이클의 시작, 즉 로우어드레스 스트로브 신호/RAS와 직접 관계가 없고, 컬럼어드레스스토브신호/CAS에 제어되는 것이다. 또, 컬럼어드레스신호가 변화한 것을 검출하고, 그에 대응하더라도 또 상기 제어를 행하고 있다.
이 제어에 의해서 공동데이터선(CD1), (/CD1)은, 이하의 조건일때에 동화상태로 된다.
①/RAS신호가 높은 상태(RAS1신호가 낮은 상태, ②/RAS신호가 낮은 상태로 된다음에, 컬럼어드레스를 도입하고, 컬럼계 주변회로가 동작개시상태로 되기까지 통상모우드에서는 /CAS신호가 낮은 레벨로 되기까지, 단, 스태틱컬럼모우드기능을 가지는 DRAM에서는 컬럼어드레스를 도입하는 신호를 내부에서 발생하여, 컬럼계 주변회로가 동작개시 상태로 되기까지) ③컬럼어드레스가 변화하였을 때(스태틱 컬럼모우드기능을 가지는 DRAM에서는 컬럼어드레스가 변화한 것을 검출하면 컬럼계 주변회로가 동작개시상태로 된다.)
이상을 상기제안에와 비교하면, 먼저 공동데이터선(CD1), (/CD1)과 센스앰프뢰로(SA1)의 공통소오스선(PS1)과 결합스위치(Q18), (Q19)인 MOS 트랜지트터가, 메모리배열(M-ARY1)의 선택회로(SW1)의 출력, 즉 메모리배열(M-ARY1)의 선택신호 C1만에 의해서 결정되는 신호 SQ1(메모리배열(M-ARY2)의 경우는 신호 SQ2)에 의해서 제어되고 있다. 이 때문에, 제안예에서는, 선택된 메모리배열(M-ARY1)의 공동데이터선(CD1), (/CD1)과 센스앰프회로(SA1)의 공통소오스선(PS1)과의 결합스위치(Q18), (Q19)인 MOS 트랜지트터는, 제17도에 표시한 바와 같이, 로우어드레스 스트로브신호/RAS가 낮은 상태로 되면, 그 반전신호인 로우어드레스스트로브 신호 RAS1이 높은 상태로 되고, 메모리배열(M-ARY1)의 선택회로(SW1)의 출력, 즉 메모리(M-ARY1)의 선택신호 C1의 즉석에서 높은 상태로 되어, 공동데이터선(CD1), (/CD1)과 센스엠프회로(SA1)의 공통소오스선(PS1)과의 결합스위치(Q18), (Q19)인 MOS 트랜지스터는 오프상태로 되고 있었다.
한편, 본 발명의 실시예의 회로에서는 선택된메모리(M-ARY1)의 공동데이터선(CD1), (/CD1)과 센스엠프회로(SA1)의 공통소오스선(PS1)과의 결합스위치(Q18), (Q19)인 MOS 트랜지스터는, 제1도에 표시한 바와 같이, 로우어드레스 스트로브신호/RAS가 낮은 상태로 되고, 그 반전신호인 로우어드레스스트로브 신호 RAS1이 높은 상태로 된다. 따라서, 메모리배열(M-ARY1)의 선택신호C1이 즉석에서, 높은상태로 되어도, 공동데이터선(CD1), (/CD1)과 센스엠프회로(SA1)의 공통소오스선(PS1)과의 결합스위치(Q18), (Q19)인 MOS 트랜지스터는 오프상태로 되지 않는다. 이에 의해서 상기 제안예의 과제가 다음과 같이 해서 해결된다.
로우어드레스 스트로브신호/RAS가 낮은 상태로 되면, 그 후, 제16도에 표시한예를들면 메모리배열선택신호 0pal, /0pal에 대응한 센스앰프회로(SA1)가 활성화되고, 공통소오스선(PS1)의 전위는 하아프프리차이지 레벨로부터 Vcc레벨을 향해서 상승한다. 그러면, 자연적으로 공동데이터선(CD1), (/CD1)의 전위는 제7도에 표시한 바와 같이 하아프프리차이재레벨로부터 Vcc레벨을 향해서 상승시키는 타이밍에 관해서도, 센스앰프회로(SA1)의 활성화의 타이밍에 의해서 자연히 결정된다. 따라서, 상기한 종래에의 문제와 같이, 센스엠프회로(SA1)의 활성화의 타이밍에 의해서 자연히 결정된다. 따라서, 상기한 종래예의 문제와 같이 센스앰프회로(SA1)의 활성화하기 직전 즉, 비트선(D), (/D)에 메모리셀로부터의 미소한 판득전압이 전달되었는지 되지 않았는지의 가장 노이즈에 민감한 타이밍으로 공동데이터선(CD1), (/CD1)의 전위를 하아프프리차이지레벨로부터 Vcc레벨을 향해서 상승시키거나, 반대로 센스앰프회로(SA1)를 활성화해서 상당한 시간이 경과한 다음에 공동데이터선(CD1), (/CD1)의 전위를 하아프프리차아지레벨로부터 Vcc레벨을 향해서 상승하지 않는 동안(비트선(D), (/D)의 높은쪽의 전위레벨에 도달하지 않은 동안)에, 공통의 컬럼어드레스디코우더(YDCR)로부터 선택된 비트선선택신호(YS1)의 비트선택신호에 의해 비트선(D), (/D)과 공동데이터선(CD1), (/CD1)이 결하하기 때문에, 비트선(D), (/D) 가운데의 높은쪽의 레벨의 비트선도 낮은 쪽의 레벨의 비트선 어느 쪽도, 그 양자사이의 전압레벨에 있는 동의 전압 레벨로 흡수되어 버리고, 그 후의 증폭동작에 악영향을 미치게하게 하는 문제점은 발생하지 않는다.
본 발명의 실시예의 회로에서는, 센스앰프회로(SA1)를 구성화는 PMOS 트랜지트터의 공통소오스선(PS1)의 전위를 사용해서 공동데이터선(CD1), (/CD1)을 풀업하므로, 비트선(D), (/D)의 높은쪽의 전위레벨보다 반드시 어느정도 높거나 동등한 전위를 가지는 공동데이터선(CD1), (/CD1)과 비트선(D), (/D)이 결합하고, 상기 제아예와 같이, 전원전압 Vcc 하이프리차이지된 경우와 비교해서, 센스앰프회로(SA1)의 증폭동작이 아직 완료하고 있지 않은 상태 (비트선(D), (/D)의 높은 쪽의 전위레벨은 아직, 거의 증폭되어 있지 않고, 이와 같은 상태에 있는 비트선(D), (/D)을 갑자기 비트선보다 상당히 높은 전압상태의 공동데이터선(CD1), (/CD1)에 결합시키면, 전위차가 작은 비트선(D), (/D)의 전위가 비트선(D), (/D)보다 상당히 높은 상태의 공동데이터선(CD1), (/CD1)의 전위에 흡수 됨)에서 공통의 컬럼어드레스디코우더(YDCR)에 의해 선택된 비트선선택신호선(YS1)의 비트선선택신호에 의해 비트선(C), (/D)과 공동데이터선(CD1), (/CD1)이 결합하였을 경우라도, 비트선(D), (/D)의 전위변도에 주는 영향은 작게 되며, 그후의 센스앰프회로(SA1)의 증폭동작에 주는 영향은 작다.
또한, 제4도는 센스앰프회로로 구성을 표시하고 있고, (Qp1)(Qp2)는 P채널의 MOS 트랜지트터이고, 한계치 전압은 Vtsn이다. (Qp1),(Qp2)는 N 널의 MOS 트랜지트터이고, 치전압은 Vtsn이다.
설명의 순서가 뒤바뀌지만, 제1도 내지 제3도 및 제7도를 사용해서 본 발명의 제1실시예의 회로구성에서 미설명의 것에 대해서, 이하 설명한다.
(RW)는 공동데이터선(CDn) , (/CDn) (CD1, /CD1, CD2, /CD2)에 접속되는 회로로서, 메인앰프회로(MAn)와, 입력기록회로(WDn)로 이루어진다. 메인앰프회로(MAn)는, 제3도(a)에 표시한 바와 같이 타이밍 신호 rWCn(rWC1, rWC2)의 신호를 입력하고, 공동데이터선(CDn) , (/CDn) 의 신호를 출력으로 한다.
제3도(b)에 타이밍신호 rWCn, rWCn과 외부신호/RAS, /CAS, WE와의 관계를 표시한다. 다이내믹 RAM은, 판독사이클과 기록사이클에 의해서 각각 제3도(b)와 같이 제어된다.
(PCEQ1), (PCEQ2)는 비트선(D), (/D)과 공통소오스선 (NS1), (PS1), (NS2), (PS2)의 프리차아지를 행하는 프리차이지회로이며, 제5도(a)에 구체적구성을 표시한다. 제5도(a)는, 칩내부에 외부전원전압 Vcc를 분압하기 위한 회로이고, 이 실시예에서는 저항분압(저항 R1, R1)하고 있으나, 트랜지트터를 사용해서 분압하고, 하아프프리차아지레벨, 즉 1/2 Vcc전압을 발생하더라도 상관업다.
또 프리차아지레벨에 관해서는, 이 실시예에서는, 1/2전압으로 설명하고있으나, 특별히 제한되는 것은 아니다. 제5도(b), (c)에 대해서는, 각각 이하의 실시예에서 설명한다.
실시예 2
제5도(b)의 본 발명의 제2실시예에 다이내믹 RAM에 있어서의 프리차아지회로(PCEQ1), (PCEQ2)의 구체적회로도를 표시한다. 제6도(b)에 있어서 비트선(D), (/D)의 전위와 공통소오스선(NS1), (PS1)의 프리차아지전위의 상태를 표시한다. 제2실시예에 관해서는 , 제1실시예와 기본적으로 동일하므로, 다른 회로로 구성부분만 설명한다.
상이한 부분은 비트선(D), (/D)가 공통소오스선(NS1), (PS1)의 프리차아지회로(PCEQ1), (PCEQ2)이다. 제1실시예의 (PCEQ1), (PCEQ2)인 제5도(a)와 제2실시예의 (PCEQ1), (PCEQ2)인 제5도(b)를 비교하면 알 수 있는 바와 같이, 제5도(a)에 표시한 회로에는, 센스앰프회로(SA1)를 구성하는 NMOS 트랜지트터, PMOS 트랜지트터의 각각의 공통소오스선(NS1), (PS1)을 어느 쪽도 제6도(a)에 표시한 바와 같이 비트선(D), (/D)과 동일한 전위로 프리차아지한다. 한편, 제5도(b)에 표시한 회로에서는, 제6도(a)에 표시한 바와 같이 PMOSFET의 공통소오스선(PS1)은, 비트선(D), (/D)과 동일한 전위로 프리차아지하고, NMOS 트랜지트터의 공통소오스선(NS1)은 비트선(D), (/D)과 상이한 전위로 프리차아지하도록 하고 있다.
상이한 전위란, 예를들면, 비트선(D), (/D)의 프리차아지레벨(1/2Vcc)보다 높은 레벨이다. 제5도(b)에 표시한 회로에서는, Vcc-Vth의 전위레벨로 된다. 단, 1/2VccVth이다. 여기서 Vth이란, NMOS 트랜지트터의 한계치전압이다.
상기 공통소오스선(NS1)의 프리차아질벨을, 상기와 같이 비트선(D), (/D)의 전위보다 높게 설정할 수 있으며, 이하에 설명하는 바와 같은 효과가 있다.
금 후 DRAM의 동작전압이, 디바이스의 신뢰성이나 소비전력이나 시스템의 요구에서 저전압화된 경우 : 센스앰프회로의 증폭속도를 보증하기 위하여, 제4도에 표시한 센스앰프회로의 구성요소인 NMOS 트랜지트터(Qn1), (Qn2)의 한계치 전압 Vtsn을 대단히 작게 할 필요(Vtsn-0.1V)가 있다.
이때에, 종래와 같이 공통소오스선(NS1)을 비트선(D), (/D)과 동일한 전위로 프리차아지해두면, NMOS 트랜지트터(Qn1), (Qn2)가, 한계치전압 Vtsn이 낮기 때문에 온 상태로 되어 버린다. 그러며, 메모리셀로부터의 정보를 비트선에 판독하기 전에 센스앰프회로가 증폭동작을 개시해버려, 정상적인 판독동작을 할 수 없다고 하는 문제점이 있다.
이 문제는, 비트선(D), (/D)의 프리차아지레벨(1/2Vcc)보다 높은 레벨로 공통소오스선(NS1)을 프리차아지해두면, NMOS 트랜지트터(Qn1), (Qn2)가, 한계치전압 Vtsn이 낮더라도 온상태로 되지 않으므로, 제5도(b)에 표시한 이 실시예의 회로에서 해결할 수 있는 것은 명백하다.
실시예 3
제8도에 본 발명의 제3실시예의 다이내믹 RAM의 판독회로 및 그 주변부의 회로도를 표시한다. 제9도에 제8도의 다이내믹 RAM의 각 부의 타이밍차아트를 표시한다. 이 제3실시예는, 기본적으로는 제1도에 표시한 제1실시예의 회로와 마찬가지므로, 상이한 회로구성부분만 설명한다.
상이한 부분은, 센스앰프회로(SA1)의 구성트랜지스터인 NMOS 트랜지트터, PMOS 트랜지트터의 소오스의 공통소오스선(NS1), (PS1)가운데, 제1실시예에서는, 공통소오스선(PS1)과 공동데이터선(CDn), (/CDn)을 , NMOS 트랜지트터로 이루어진 스위치 (Q18), (Q19), (Q23), (Q24)에 의해서 결합시키는 구성으로 되어 있다.
동작에 관해서는, 제9도에 표시한 바와 같이, 기본적으로 제7도와 마찬가지이므로, 동일부분은 생략하나, 상이한 부분만은 설명하면, 제9도의 공동데이터선(CD1), (/CD1), (CD2), (/CD2)의 파형을 보면 알 수 있는 바와 같이, 로우프리차아지레벨의 공동데이터선(CD1), (/CD1), (CD2), (/CD2)의 데이터를 받아서 전위가 변동하고 있는 것을 알 수 있다.
제3실시예의 효과로서는, 제1실시예의 효과의 점에서 설명한, 예를 들면 레이아우트면적을 희생하여, 메모리셀의 선택회로를 포함한 풀다운회로를 형성할 필요가 없다. 또 공동데이터선(CD1), (/CD1), (CD2), (/CD2)의 전위를 비트선(D), (/D)의 프리차아지레벨에서부터 로우레벨까지 풀다운하는 타이밍회로가 새로운 필요가 없게 되는 효과는, 물론 있으나, 이 제3실시예에서는, 또 이하의 효과를 기대할 수 있다.
워드선(W)의 동작개시에 대한 어드레스선택용 MOS 트랜지트터(Qm)의 온으로 되는 타이밍을 빠르게 하기 위하여 비트선(D), (/D)의 프리차아지레벨을 통상적딘 1/2Vcc보다 낮게 한다. 예를 들면, 1/3Vcc, 1/4Vcc레밸로 설정하였을 경우, CMOS의 센스앰프회로는 NMOS 트랜지트터의 래치회로의 동작전압이 극히 낮아지게 되어 정상동작이 불가능하게 되므로, PMOS 트랜지트터의 래치회로의 주가 된다.
이와 같은 PMOS 트랜지트터의 스위치 (Q2), (Q3), (Q5), (Q6)를 기재해서 공동데이터선(CD1), (/CD1)에 데이터를 전달할 경우, 공동데이터선(CD1), (/CD1)의 프리차아지전위는, 하이프리차아지가 아니라 로우프리차아지인 쪽이 공동데이터선(CD1), (/CD1)의 전위변화는 크다.
금 후, DRAM의 고집적화, 고밀도화가 발전하고, 디바이스의 신뢰성이나 소비전력을 보증하면서 DRAM의 액세스를 고속화가나갈려면, 상기한 로우프리차아지에의한 판독회로가 중요해진다고 생각할 수 있다. 그점에서 제3실시예의 회로는, 상기한 효과를 기대할 수 있어, 유효하다.
실시예 4
제5도(c)에 본 발명의 제4실시예에 다이내믹 RAM에 있어서의 프리차아지회로(PCEQ1), (PCEQ2)의 회도를 표시한다. 제6도(c)에 있어서 비트선(D), (/D)의 전위와 공통소오스선(NS1), (PS1)의 프리차아지전위의 상태를 표시한다. 제4실시예에 관해서는 , 제3실시예와 기본적으로 동일하므로, 다른 회로로 구성부분만 설명한다.
상이한 부분은 비트선(D), (/D)가 공통소오스선(NS1), (PS1)의 프리차아지회로(PCEQ1), (PCEQ2)이다. 제3실시예의 (PCEQ1), (PCEQ2)인 제5도(a)에 표시한 회로에는, 센스앰프회로(SA1)를 구성하는 NMOS 트랜지트터, PMOS 트랜지트터의 각각의 공통소오스선(NS1), (PS1)을 어느 쪽도 제6도(a)에 표시한 바와 같이 비트선(D), (/D)과 동일한 전위로 프리차아지한다. 한편, 제5도(c)에 표시한 회로에서는, 제6도(c)에 표시한 바와 같이 NMOS트랜지트터의 공통소오스선(NS1)은, 비트선(D), (/D)과 동일한 전위로 프리차아지하고, PMOS 트랜지트터의 공통소오스선(PS1)은 비트선(D), (/D)과 상이한 전위로 프리차아지하도록 하고 있다.
상이한 전위란, 예를들면 비트선(DF), (/D)의 프리차아지레벨(1/2Vcc) 보다 낮은 레벨이며, 제5도(c)에 표시한 회로에서는, Vss+│Vtp│의 전위레벨로 된다. 단, 1/2Vcc+│Vtp│이다. 여기서, Vtp란, PMOS 트랜지트터의 한계치전압이다.
공통소오스선(PS1)의 프리차아지레벨을, 상기한 바와같이 비트선(D), (/D)의 전위보다 낮게 설정할 수 있으면, 이하에 설명하는 바와 같은 효과가 있다.
금후 DRAM의 동작전압이, 디바이스의 신뢰성이나 소비젼력이나 시스템의 요구에서저전압화되었을 경우, 센스앰프회로의 증폭속도를 보증하기 위하여, 제4도에 표시한 센스엠프회로의 구성요소인 PMOS트랜지트터의 (QP1)(QP2)의 한계치전압 │Vtsp│를 대단히 작게 할 필요(│Vtsp│-0.1V)가 있다. 이때에, 종래와 같이 공통 │Vtsp│가 낮기 때문에 온상태로 되어버린다. 그러면, 메모리셀로부터 정보를 비트선에 판독하기 전에 센스앰프회로가 증폭동작을 개시해버려, 정상적인 판독동작을 할 수 다고 하는 문제점이 있다.
이 문제는, 비트선(D), (/D)의 프리차아지레벨 (1/2Vcc)보다 낮은 레벨로 공통소오스선(PS1)을 프리차아지해두면, PMOS 트랜지트터(Qp1), (QP2)가 , 한계치 전압 Vtsp가 낮더라도 온상태로 되지 않으므로, 제5도(c)에 표시한 이 실시예의 회로에서해결할 수 있는 것은 명백하다.
실시예 5
제10도에 본 발명의 제5실시예에 다이내믹 RAM의 판독회로 및 그 주변부의 회로도를 표시한다. 제11도에 제10도의 다이내믹 RAM의 각 부의 타임차아트를 표시한다. 이 제3실시예에서는 제1도에 표시한 제1실시예와 기본 회로와 마찬가지이므로, 다른 회로구성분만 설명한다.
제10도에 표시한 제5실시예의 있어서도 가장 특징적인 부분은, PMOS 트랜지트터로 이루어진 스위치 (Q40), (Q41), (Q42), (Q43)를 제3도(a)의 회로(RW)에 상기한 바와같이 메인앰프회로(MAn)의 제어신호 rwcdp 의해서 제어해서, 센스앰프회로(SA1)를 구성하는 PMOS 트랜지트터 공통소오스선(PSn)과 공통데이터선(CDn), (/CDn)을 결합해서 공통데이터선(CDn), (/CDn)의 부하회로로서 기능시킨 부분이다.
상기한 부화회로와 제1도에 표시한 제1실시예를 조합한 것이 제10도에 표시한 본 발명의 제5실시예나, 동작에 대해선 제11도에 표시한다.
용이하게 알 수 있도록, 선택된 메모리셀 배열(M-ARY1)에 대응한 공동데이터선(CD1), (/CD1)은, 로우어드레스스트로브신호/RAS가 낮은 상태로 된 다음에 센스앰프회로(SA1)의 공통소오스선(PS1)에 결합하고, 센스앰프회로(SA1)가 활성화되기까지 비트선프리차아지레벨을 유지하고, 그후 활성화된 다음에는, 센스앰프회로(SA1)의 공통소오스서너(PS1)은, 제11도에 표시한 바와같이, Vcc를 향해서 상승한다. 이 때문에, 공동데이터선(CD1), (/CD1)도 그에 의하여 상승한다.
그후, 상기한 컬럼계의 제어신호 FF에 의해서, 공동데이터선(CD1), (/CD1)은 공통소오스선(PS1)과 분리되고, 공동데이터선(CD1), (/CD1)은 그 전위를 유지하고 있다. 여기까지는, 제1실시예와 같다.
그후 메인앰프회로(MA1)가 제어신호 rwc에 의해서 온으로 되면, 이번에는, PMOS 트랜지트터로 이루어진 스위치 (Q18), (Q19),(Q23), (Q24)보다 높은 저항인 PMO트랜지트터로 이루처진 스위치 (Q40), (Q41), (Q42), (Q43)에 의해서 다시, 공동데이터선(CD1), (/CD1)은, 공통소오스선(PS1)과 결합한다.
이것에 의해서, 메인앰프회로(MA1)의 부화회로로 된다. 부하의 크기를 결정하는 것은, PMOS 트랜지스터로 이루어진 스위치 (Q40), (Q41), (Q42), (Q43)의 전류구동능력이다. 그 구동능력의 설계는, 공동데이터선(CD1), (/CD1)이, 공통의 비트선택신호선(YS1)에 의해서 제어되는 PMOS 트랜지스터로 이루어진 스위치 (Q2), (Q3), (Q4), (Q5)를 개재해서 비트선(D), (/D)에 결합하였을 때에, 제11도에 표시한 바와 같이, 접지레벨 Vss까지 증폭되지 않고, 그 도중의 레벨에서 제한되도록 행하고 있다.
통상적으로 이 부하의 능력은, PMOS 트랜지스터의 스위치 (Q40), (Q41), (Q42), (Q43)의 게이트와 소오스간의 전압에 의해서 결정되므로, 소오스에 상당하는 선에 종래와 같이 전원전압 Vcc가 접속되어 있으면, 부하의 능력은, 전원 전압 Vcc가 크게 변동하지 않은 한 일정이다. 이 경우, 이하의 문제점을 생각할 수 있다.
예를들면, 만일, 센스앰프회로(SA1)의 증폭동작이 공통소오스선(PS1), (NS1)의 전위가 각각 Vcc레벨, Vss레벨에 도달하고 있지 않기 때문에, 불충분한 경우 센스앰프회로(SA1)의 전류구동능력은 작게 되어 있다. 그러나, PMOS 트랜지트터의 스위치(Q40), (Q41) 에 의한 부하회로의 능력은, 상기한 바와같이 변하지 않으므로, 만일, 이상태에서 공통소오스선(CD1), (/CD1)이 공통의 비트선선택신호선(YS1)에 의해서 제어되는 NMOS 트랜지스터로 이루어진 스위치 (Q2), (Q3)를 개재해서 비트선(D), (/D)에 결합하였을 경우, 상기 부하회로의 능력쪽이 센스앰프회로(SA1)의 전류구도능력에 비교해서 지나치게 커서, 공동데이터선(CD1), (/CD1)에 얻게 되는 전위차가 불충분하게 될 가능성이 있다.
한편, 본 발명의 제5실시예의 회로에서는, 상기 부하회로의 능력은, PMOS 트랜지트터의 스위치(Q40), (Q41) 의 소오스선에 공통소오스선(PS1)이 접속되어 있으므로, 종래의 부하회로와는 다르고, 공통소오스선(PS1)이, 충분히 Vcc레벨에 도달되어 있지 않는 경우는, 상기 부하회로의 능력은 자동적으로 작아지고, 만일, 센스앰프회로(SA1)의 전류구동능력이 작게 되어 있을 경우라도, 상기한 종래의 부하회로와 같은 문제점은 해결할 수 있는 효과를 가진다.
또, 이 부하회로에는, 종래와 같이 메모리셀배열의 선택에 대응하는 선택회로를, 새로이 형성하지않더라도, 공통소오스선(PSn)은, 비선택메모리셀배열에 대응하는 것은, 원래, PMOS 트랜지트터로 이루어진 스위치(Q23), (Q24)에 의해서 공동데이터선(CD1), (/CD1)과 접속되어 있으므로, 또 PMOS 트랜지트터의 스위치 (Q42), (Q43)에 의해서 접속하였다고하더라도, 하동 전위변동도 관통전류도 흐르지않아 문제는 없다.
그 때문에, 종래와 같이 레이아우트면적의 점에서 희생을 치르고 메모리셀배열의 선택에 대응한 선택회로를, 새로이 형성할 필요도 없이, 레이아우트면적의 점에서도 효과가 있다.
실시예 6
제12도에 본 발명의 제6실시예에 다이내믹 RAM의 판독회로 및 그 주변부의 회로도를 표시한다. 제13도에 제12도의 다이내믹 RAM의 각 부의 타임차아트를 표시한다. 제12도에 표시한 본 발명의 제6실시예에 있어서 가장 특징적인 부분은, NMOS 트랜지트터로 이루어진 스위치(Q40), (Q41), (Q42), (Q43)를, 제3도(a)의 회로(RW)에 기재한 메인앰프회로(MAn)의 제어신호 rwc에 의해서 제어해서, 센스앰프회로(SA1)를 구성하는 NMOS 트랜지트터의 공통송오스선(NSn)과 공동데이터선(CDn), (/CDn)을 결합해서, 공동데이터선(CDn), (/CDn)의 부하회로로서 기능시킨 부분이다.
상기한 부하회로와 제8도에 표시한 제3실시예를 조합한 것이 제12도에 표시된 본 발명의 제6실시예이나, 동작에 대해서는 제13도에 표시한다. 용이하게 알 수 있도록, 선택된 메모리셀배열(M-ARY1)에 대응한 공동데이터선(CD1), (/CD1)은, 로우어드레스스트로브신호/RAS가 낮은 상태로 되고 난다음에 센스앰프회로(SA1)의 공통선INS1)에 결합하고, 센스앰프회로(SA1)가 활성화되기까지 비트선프리차아지 레벨을 유지하고, 그후, 활성화된 다음에는, 공통소오스선(NS1)은, 제13도에 표시한 바와같이, Vss를 향해서 하강하므로, 공동데이터선(CD1), (/CD1)도 그에 의해서 하강한다.
그후, 상기한 컬럼계의 제어신호 FF에 의해서, 공동데이터선(CD1), (/CD1)은, 공통소오스선(NS1)과 분리되고, 공동데이터선(CD1), (/CD1)은 그 전위를 유지하고 있다. 여기까지는, 제3발명의 실시예와 마찬가지이다.
그후, 메인앰프회로(MA1)가 제어신호 rwc에 의해서 온으로 되면, 이번에는NMOS 트랜지트터로 이루어진 스위치(Q18) (Q19), (Q23), (Q24) 보다 고저항인 NMOS 트랜지트터로 이루어진 스위치 (Q40), (Q41),(Q42).(Q43)에 의해서 다시 , 공동데이터선(CD1), (/CD1)은, 공통소오스선(NS1)과 결합한다. 이에 의해서, 메인앰프회로(AM1)의 부하회로로 된다.
부하의 크기를 결정하는 것은, NMOS 트랜지트터로 이루어진 스위치(Q40) (Q41), (Q42), (Q43)의 전류구동능력이다. 그 구동능력의 설계는, 공동데이터선(CD1), (/CD1)가, 공통의 비트선선택신호선(YS1)에 의해서 제어되는 PMOS 트랜지트터로 이루어진 스위치(Q2) (Q3), (Q4), (Q5)를 개재해서 비트선(D), (/D)에 결합하였을때에, 제13도에 표시한 바와같이 Vcc레벨까지 증폭되지 않고, 그 도중의 레벨에서 제한되도록 행하고 있다.
통상적으로 이 부하의 능력은, NMOSFET의 스위치(Q40) (Q41), (Q42), (Q43)의 게이트와 소오스간의 전압에 의해서 결정되므로, 소오스에 상당하는 선에 종래와 같이 접지전압 Vss가 크게 변동하지 않는 한 일정하다. 이 경우 이하의 문제점을 생각할 수 있다.
예를 들면, 만일 센스앰프회로(SA1)의 증폭동작이, 공통소오스서(PS1), (NS1)의 전위가 각각 Vcc레벨, Vss레벨에 도달하고 있지않기 때문에, 불충분한 경우, 센스앰프회로(SA1)의 전류구동능력은 작게 되었다. 그러나, NMOS 트랜지트터의 스위치 (Q40), (Q41)에 의한 부하회로의 능력은, 상기한 바와 같이 변하지 않으므로, 만일 이 상태에서 공동데이터선(CD1), (/CD1)이 공통의 비트선선택신호선(YS1)에 의해서 제어되는 PMOS트랜지트터로 이루어진 스위치(Q2), (Q3)를 개재해서 비트선(D), (/D)에 결합하였을 경우, 상기 부하외로의 능력쪽이 센스앰프회로(SA1)의 전류구동능력에 비교해서 지나치게 커서, 공동데이터선(CD1), (/CD1)에 얻어지는 전위차가 불충분하게 될 가능성이 있다.
한편, 본 발명의 제6실시예의 회로에서는, 상기 부하회로의 능력은, NMOS 트랜지트터의 스위치 (Q40), (Q41)의 소오스선에 공통소오스선(NS1)이 접속되어 있으므로, 종래의 부하회로와는 다르고, 공통소오스선(NS1)이 충분히 Vss레벨에 도달하고 있지않는 겨우는, 상기 부하회로의 능력은 자동적으로 작아지고, 만일 센스앰프회로(SA1)의 전류구동능력이 작게 되었을 경우라도, 상기한 종래의 부하회로와 같은 문제점은 해결할 수 있는 효과를 가진다.
또, 이 부하회로에는, 종래와 같이 메모리셀배열의 선택에 대응한 선택회로를, 새로이 형성하지 않더라도, 공통소오스선(NSn)은, 비선택메모리셀배열에 대응하는 것은, 원래, NMOS 트랜지트터로 이루어진 스위치(Q23), (Q24)에 의해서 공동데이터선(CD1), (/CD1)와 접속되어 있다. 따라서, 또 NMOS트랜지트터의 스위치(Q42), (Q43)에 의해서 접속한 것으로 하더라도, 하등 전위변도도 관통전류도 흐르지 않아 문제는 없다.
그 때문에, 종래와 같이 레이아우트면적으 점에서 희생을 치르고, 메모리셀베열의 선택에 대응한 선택회로를 새로이 형성할 필요도 없이, 레이아우트면적의 점에서도 효과가 있다.
본 발명의 다이내믹 RAM에 의하면, 공동데이터선의 풀업회로 및 풀다운회로가 필요없고, 그 선택회로로도 필요가 없으므로, 메인앰프회로주면의 레이아우트면적을 삭감할 수 있다. 또 풀업회로 및 풀다운회로를 온으로 하는 타이밍도, 센스앰프회로의 활성화의 타이밍으로 자동적으로 결정되어, 그를 위한 타이밍회로 및 제어선도 필요가 없다. 이상과 같은 점에서, 고집적, 고밀도, 고속 DRMA의 판독회로에 있어서, 그 실용적 효과는 크다.

Claims (10)

  1. 어드레스선택용 트랜지스터와 정보기억용 커패시터로 각각 이루어진 복수의 메모리셀이 복수쌍의 비트선과 워드선과의 교차점에 매트릭스배치되어서 구성된 복수의 메모리배열과; 입력된 어드레스를 디코우드해서 상기 복수쌍의 비트선중 1쌍의 비트선을 선택하는 비트선선택회로와; 상기 각 메모리배열에 대응해서 설치되어, 상기 입력된 어드레스를 디코우드 해서 선택해야할 메모리셀이 존재하는 메모리배열에 대해서만 워드선을 선택하는 워드선선택회로와; 증폭에 필요한 동작전압으로서 전원전압 접지전압을 공급하는 공통소오스선을 지니고, 상기 워드선선택회로에 의해 선택된 메모리셀의 신호를 증폭하는 센스앰프회로와; 각 메모리배열에 대응해서 설치되어, 메모리어레이측의 상기 비트선선택회로에 의해 선택된 1쌍의 비트선과 1쌍의 공통데이터선을 결합시키는 컬럼스위치와; 상기 각 메모리배열에 대응해서 설치되어, 상기 1쌍의 공통데이터선으로부터 정보를 판독하거나 해당 공통데이터선에 정보를 기록하는 판독·기록회로를 구비한 다이내믹 RAM에 있어서, 상기 각 메모리배열에 대응해서 설치되어, 상기 선택된 워드선에 따라서 센스앰프회로를 선택하는 선택회로와; 상기 각 메모리배열에 대응해서 설치되어, 상기 센스앰프회로의 공통소오스선과 상기 어드레스에 따라서 선택된 메리배열의 공통데이터선을, 해당 메모리배열이 선택되지 않는 비선택기간뿐만 아니라 해당 메모리배열이 선택되는 선택기간에도 결합시키는 스위치와; 상기 각 메모리배열에 대응해서 설치되어, 상기 메모리배열내의 상기 비트선을 제1프리차아지전위로 프리차아지시키는 제1프리차아지회로와; 상기 센스앰프회로의 비선택기간에 상기 공통소오스선중 한쪽을 제2프리차아지 전위로, 상기 공통소오스선중 다른 한쪽을 제3프리차아지전위로 각각 프리차아지시키는 제2프리차아지회로를 또 구비한 것을 특징으로 하는 다이내믹 RAM.
  2. 제1항에 있어서, 상기 센스앰프회로는, 래치형태로 된 CMOS 인버어터회로를 포함하고, 상기 CMOS버어터회로를 구성하는 N채널 MOSFET와 P채널 MOSFET의 소오스선이 각각 공통화되어, 그 증폭동작기간에는 상기 N채널 MOSFET의 공통소오스선에는 접지전압이 공급되고, 상기 P채널 MOSFET의 공통소오스선에는 전원전압이 공급되고, 그 비선택기간에는 상기 공통소오스선을 각각 제2 및 제3 프리차아지전위로 프리차아지되는 것을 특징으로 하는 다이내믹 RAM.
  3. 제1항에 있어서, 상기 제2 및 제3프리차아지전위는 동일한 전위이고, 또한 그 전위는 비트선의 프리차아지전위인 제1프리차아지전위와 대체로 동일한 전위인 것을 특징으로 하는 다이내믹 RAM.
  4. 제1항에 있어서, 상기 제2 및 제3프리차아지전위는 상이한 전위이며, 그 전위의 한쪽은 비트선의 프리차아지전위인 제1프리차아지전위와 대체로 동일한 전위이고, 또한 그 전위에 프리차아지되는 쪽의 공통소오스선을 비선택기간만이 아니라 선택기간에도 상기 스위치를 개재해서 공통데이터선과 결합시키는 것을 특징으로 하는 다이내믹 RAM.
  5. 제2항에 있어서, 상기 센스앰프회로를 구성하는 N채널 MOSFET의 공통소오스선과 공통데이터선을, 그 비선택기간만이 아니라 선택기간에도 상기 스위치를 개재해서 결합시키는 것을 특징으로 하는 다이내믹 RAM.
  6. 제2항에 있어서, 상기 센스앰프회로를 구성하는 P채널 MOSFET의 공통소오스선과 공통데이터선을, 그 비선택기간만이 아니라 선택기간에도 상기 스위치를 개재해서 결합시키는 것을 특지으로 하는 다이내믹 RAM.
  7. 제1항에 있어서, 상기 공통데이터선은, 그것이 선택상태로 되어 그 공통데이터선에 비트선으로부터 정보가 전달된 후에, 온상태로 되는 메인앰프회로의 입력단자 및 기록회로의 출력단자가 결합되는 것을 특징으로 하는 다이내믹 RAM.
  8. 제7항에 있어서, 상기 메모리배열의 선택기간중, 상기 메인앰프회로의 활성기간에만, 상기 선택된 메모리배열에 대응하는 센스앰프회로의 공통소오스선과 공통데이터선을 결합시키고 있는 상기 스위치를 오프상태로 시키는 것을 특징으로 하는 다이내믹 RAM.
  9. 제7항에 있어서, 메모리배열을 대응하도록 설치된, 상기 공통데이터선의 부하회로는, 해당 공통데이터선을 풀업하는 회로를 포함하고, 상기 풀업회로에 접속되어 있는 전원에는, 각각 메모리배열에 대응해서 설치된 센스앰프회로의 전원전압이 공급되는 공통소오스선으로부터 전원전압이 공급되는 것을 특징으로 하는 다이내믹 RAM.
  10. 제7항에 있어서, 메모리배열에 대응하도록 설치된, 상기 공통데이터선의 부하회로는, 해당 공통데이터선을 풀다운하는 회로를 포함하고, 상기 풀다운회로에 접속되어 있는 전원에는, 각각 메모리배열에 대응해서 설치된 센스엠프회로의 접지전압이 공급되는 공통소오스선으로부터 접지전압이 공급되는 것을 특징으로 하는 다이내믹 RAM.
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