KR960007479B1

KR960007479B1 - 반도체 장치

Info

Publication number: KR960007479B1
Application number: KR1019910024147A
Authority: KR
Inventors: 마사키 오기하라
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치; 도시바 마이크로 일렉트로닉스 가부시키가이샤; 다카다이 마사다카
Priority date: 1990-12-27
Filing date: 1991-12-24
Publication date: 1996-06-03
Anticipated expiration: 2011-12-24
Also published as: US5303193A; JPH04230046A; JPH07123134B2; KR920013654A

Abstract

내용 없음.

Description

반도체 장치

제1도는 본 발명의 제1실시예에 관한 반도체 메모리 장치의 일부를 나타내는 블록도.

제2도는 제1도중의 다이오드의 서로 다른 구성예를 나타내는 단면도.

제3도는 본 발명의 제2실시예에 관한 반도체 메모리 장치의 일부를 나타내는 블록도.

제4도는 본 발명의 제3실시예에 관한 반도체 메모리 장치의 일부를 나타내는 블록도.

제5도는 본 발명의 제4실시예에 관한 반도체 메모리 장치의 일부를 나타내는 블록도.

제6도는 본 발명의 제5실시예에 관한 반도체 메모리 장치의 일부를 나타내는 블록도.

제7도는 본 발명의 제6실시예에 관한 반도체 메모리 장치의 일부를 나타내는 블록도.

제8도는 본 발명의 제7실시예에 관한 반도체 메모리 장치의 일부를 나타내는 블록도.

제9도는 본 발명의 제8실시예에 관한 반도체 메모리 장치의 일부를 나타내는 블록도.

제10도는 본 발명의 제9실시예에 관한 반도체 메모리 장치의 일부를 나타내는 블록도.

* 도면의 주요부분에 대한 부호의 설명

10 : 메모리 셀

11 : 메모리 셀의 트랜스퍼 게이트용 트랜지스터

12 : 메모리 셀의 커패시터 BL1 : 비트선

WL01~WL04, WL1~WL4 : 워드선 13 : 비트선 프리차지용 트랜지스터

14 : 비트선 프리차지 전원선 15 : 제2의 패드

16,17 : 어드레스, 디코더 18,19 : 워드선 구동 회로

23 : 워드선 구동용 트랜지스터 24 : 노이즈 킬러용 트랜지스터

27 : PN 다이오드 28 : 제1의 패드

30 : P형 기판 31,33,42 : N형 확산층 영역

32,41,43 : P형 확산층 영역 40 : N형 기판

본 발명은 반도체 장치, 특히 예를 들면 웨이퍼 상태에서 불량 스크리닝을 행할 때의 전압 스트레스 인가의 효율을 높이기 위한 스트레스 시험 수단을 가지는 반도체 장치에 관한 것이다.

대체로 반도체 장치를 제조하는 경우 그 신뢰성을 유지하기 위하여 양호한 품질을 열화시키든가 불량 품질이 되지 않도록 반도체 장치의 잠재적인 불량을 노정시키고, 결함이 있는 장치를 제거하는 스크리닝을 행한다. 이 스크리닝의 방법으로서 전계 가속과 온도 가속을 동시에 실현할 수 있는 번인(burn-in)이 많이 사용되고 있다. 이 번인은 전압을 실제 사용 전압보다 높게, 온도를 실제 사용보다 높게하여 장치를 동작시킴으로써 실제 사용 조건에서의 초기 고장 기간 이상의 스트레스를 단시간에 장치에 인가하여 초기 동작 불량을 일으킬 염려가 있는 장치를 출하전에 미리 선별하여 스크리닝 한다. 이것에 의하여 초가 동작 불량을 일으킬 우려가 있는 장치를 효율적으로 제거하여 제품의 신뢰성을 높일 수 있다.

종래, DRAM의 불량 스크리닝에 있어서는 어드레스 순으로 스캔하여 워드선을 차례로 액세스 하는 방법이 사용되고 있다. 이 경우, 워드선에 게이트가 접속된 메모리 셀의 트랜스퍼 게이트용의 트랜지스터(셀 트랜지스터)에 대하여 보면, 주변 회로의 트랜지스터보다 훨씬 적은 빈도로 밖에 전압 스트레스가 인가되지 않게 된다. 예컨대 4메가 DRAM에 대하여 보면 워드선은 4096개 있으나 이들중 1사이클에 선택되는 객수는 4개 뿐이며, 셀 트랜지스터의 시험은 1024사이클을 행하므로써 완료하게 된다. 따라서 셀 트랜지스터의 게이트는 주변 회로의 트랜지스터에 의하여 1024분의 1의 시간밖에 전압 스트레스를 받지 않게 되고, 최대 전계가 인가되어 있는 실질적 시간이 짧으므로 불량 스크리닝에 장시간을 필요로 한다.

또, 최근의 DRAM은 메모리 셀 용량의 전극에 전원 전압의 반(Vcc/2)을 인가하는 것이 일반적으로 되어 있다. 이 때문에 용량의 절연막은 막두께가 얇아도 전계의 면에서 완화되기 때문에 신뢰성상의 문제로 되는 일이 적다. 이에 대하여, 셀 트랜지스터의 게이트 산호막은 셀 트랜지스터의 선택시에 승압된 전위(예컨대 1.5×Vcc근방)가 인가되므로 막두께가 두꺼워도 큰 전계가 가해지고 신뢰성상의 문제가 될 가능성이 크다. 그래서 DRAM의 불량 스크리닝에 있어서는 특히 승압 전위가 게이트에 인가되는 셀 트랜지스터를 적극적으로 스크리닝의 대상으로 하고 싶은 것이다.

상기한 바와 같이 적극적으로 스크리닝의 대상으로 하고 싶은 셀 트랜지스터에 적은 빈도로 밖에 전압 스트레스가 인가되지 않는다는 문제점을 해결하기 위하여 본원 발명자의 한사람에 의하여 불량 스크리닝시에 모든 워드선 혹은 통상 동작시에 선택되는 갯수 이상의 워드선에 일제히 전압 스트레스를 인가할 수 있도록 하고 셀 트랜지스터에 대한 스트레스 인가의 효율을 향상시킬 수 있는 반도체 메모리 장치를 제안하였다(본원 출원인의 출원에 관계되는 일본특허 출원 89-169631호). 이것에 의하여 DRAM의 경우, 메모리 셀의 트랜스퍼 게이트의 불량 스크리닝에 대하여는 불량이 충분히 수속하는 레벨이 되고, 1M DRAM나 4M DRAM에 있어서의 불량의 대부분을 차지하는 비트 불량을 고속으로 수속하는 일이 가능해지고, 불량 스크리닝의 효율을 현저히 향상시킬 수 있게 된다.

상기 제안에 관한 반도체 메모리 장치에 있어서는 메모리의 워드선에 일제히 전압 스트레스를 인가하는 수단의 구체예로서, 일단에 워드선 구동용 트랜지스터가 접속된 워드선의 타단측에 스위치용 NMOS 트랜지스터를 통하여 전압 스트레스 인가 패드를 접속하고, 이 NMOS 트랜지스터의 게이트에 스위치 제어 전압 인가 패드를 접속해두고, 불량 스크리닝시에 NMOS 트랜지스터를 온으로 하고, 외부에서 전압 스트레스 인가 패드에 부여한 소망의 전압 스트레스를 상기 NMOS 트랜지스터 및 워드선을 통하여 셀 트랜지스터의 게이트에 인가하는 구성 등이 제안되고 있다.

그러나 전압 스트레스 시험에 필요로 하는 입력수를 줄이는 동시에, 반도체 메모리에 한하지 않고 행렬상으로 배치된 복수개의 MOS 트랜지스터를 가지는 반도체 장치에 있어서의 동일행(혹은 열)의 MOS 트랜지스터에 대하여 일제히 전압 스트레스를 인가할 수 있는 것이 바람직하다.

본 발명은 상기 한 사정에 비추어서 이루어진 것으로서 전압 스트레스 시험용의 소수의 입력을 사용하여 행렬상으로 배치된 복수개의 MOS 트랜지스터중의 동일행(혹은 열)의 MOS 트랜지스터에 대하여 일제히 전압 스트레스를 인가할 수 있고, MOS 트랜지스터군에 대한 스트레스 가속 효율을 향상시킬 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.

본 발명의 반도체 장치는 행렬상으로 배치된 복수개의 MOS트랜지스터와 동일행 또는 동일열의 MOS 트랜지스터의 각 1개 (드레인 혹은 소스) 또는 각 게이트에 공통하게 접속되는 공통 배선과 각 행 혹은 각 열의 공통 배선에 각각 일단측이 접속된 다이오드와 이 각 다이오드의 타단측의 전위를 제어하는 것에 의하여 모든 또는 통상 동작시에 선택되는 갯수 이상의 임의의 상기 공통 배선에 일체히 소망하는 전압을 인가하는 전압 인가 수단을 구비하는 것을 특징으로 한다.

또한 본 발명의 반도체 장치는 행열상으로 배치된 복수개의 메모리 셀과, 동일행의 메모리 셀에 접속된 워드선과, 동일열의 메모리 셀에 접속된 비트선과, 상기 각 워드선에 접속된 워드선 구동 회로와, 상기 각 워드선에 각각 일단측이 접속된 다이오드와, 이 각 다이오드의 타단측의 전위를 제어함으로써, 모든 또는 통상 동작시에 선택되는 갯수 이상의 임의의 상기 원드선에 일제히 소망하는 전압을 인가하는 전압 인가 수단을 구비하는 것을 특징으로 한다.

이 경우 상기 다이오드로서 워드선 구동 회로와는 독립하여 설치하거나 또는 워드선 구동 회로의 워드선 구동용 트랜지스터 혹은 노이즈 킬러용 트랜지스터의 기판·불순물 확산층간의 접합을 이용할 수 있다.

각 다이오드의 타단측의 전위를 제어함으로써 모든 또는 통상 동작시에 선택되는 갯수 이상의 임의의 워드선 및/또는 비트선에 일제히 소망하는 전압 스트레스를 이가하는 것이 가능하게 된다. 따라서 워드선에 AC 또는 DC적으로 인가해 줌으로써 통상보다 적은 사이클로 스크리닝을 행할 수 있다.

이 경우 사이 다이오드로서 워드선 구동 회로의 워드선 구동용 트랜지스터 혹은 노이즈 킬러용 트랜지스터의 기판·불순물 확산층간 접합을 이용할 경우에는 워드선 구동 회로측에서 워드선에 일제히 소망하는 전압 스트레스를 인가할 수 있게 된다. 또한 상기 다이오드를 워드선 구동 회로와는 독립하여 설치하고 그 음극을 예컨대 워드선의 타단측(워드선 구동용 트랜지스터와는 반대측)에 접속하고, 그 양극의 전위를 제어할 경우에도 워드선에 일제히 소망하는 전압 스트레스를 인가할 수 있게 된다.

또 상기 비트선에 소망하는 전압을 인가하는 수단을 설치하면 효과적이다. 또, 반도체 메모리가 다이나믹 RAM인 경우에는 특히 승압 전위가 게이트에 인가되는 셀 트랜지스터를 전극적으로 스크리닝의 대상으로 하고자 하는 DRAM 특유의 요구를 만족시키면서 스크리닝의 효율을 현저하게 향상시킬 수 있어 한층 효과적이다.

(실시예)

이하 도면을 참조하여 본 발명의 실시예를 설명한다.

제1도는 본 발명의 제1실시예에 관한 DRAM의 일부를 도시한 것이다. 이 실시예는 메모리 셀의 워드선의 일단에 접속되는 워드선 선택용 구동 회로와는 반대측인 워드선의 타단에 본 발명을 적용한 것이다. 10은 행렬상으로 배치된 메모리 셀(대표적으로 1개를 도시한다), 11은 메모리 셀의 트랜스퍼 게이트용의 MOS 트랜지스터(셀 트랜지스터)이고, 동일행의 셀 트랜지(11)의 게이트에는 워드선(예컨데 WL1)이 접속되며 동일열의 셀 트랜지스터(11)의 드레인에는 비트선 BL1(대표적으로 1개를 도시한다)이 접속되어 있다. 이 셀 트랜지스터(11)의 소스에는 메모리 셀의 커패시터(12)의 일단이 접속되고 이 커패시터(12)의 타단은 커패시터 플레이트 전위 VPL에 접속되어 있다. 13은 비트선 프리차지용 MOS 트랜지스터, PRE는 프리차지 신호, 14는 비트선 프리차지 전원선, 15는 이 비트선 프리차지 전원선(14)에 접속된 제2의 패드이다.

A0~An은 어드레스 신호, 16은 어드레스 신호(A0,A1)를 디코드하는 제1의 어드레스 디코더, 17은 어드레스 신호(A2~An)를 디코드하는 제2의 어드레스 디코더, 18은 상기 제1의 어드레스 디코더(16)의 출력에 의하여 선택 구동되는 제1의 워드선 구동 회로, 19는 상기 제2의 어드레스 디코더(17)의 출력에 의하여 선택 구동되는 제2의 워드선 구동 회로이다.

WL01~WL04는 상기 워드선 구동 회로(18)의 각 출력 노드에 각 일단측이 접속된 워드선이고, 각 타단측은 각각 1군의 워드선 구동 회로(19)의 구동 전압원 노드에 접속되어 있다. WL1~WL4는 상기 1군의 워드선 구동 회로(19)의 각 출력 노드에 각 일단측이 접속된 워드선이다. 20은 워드선 전위 승압 회로, BOOT는 승압 신호, 21은 이 워드선 전위 승압 회로(20)와 상기 워드선 구동 회로(18)의 구동 전압원 노드와의 사이에 접속된 트랜스퍼 게이트용 MOS트랜지스터, 22는 배리어(barrier)용 MOS 트랜지스터, FON은 트랜스퍼 게이트 제어 신호이다. 이 트랜스퍼 게이트 제어 신호(FON)는 통상 동작시에 활성화하여 상기 트랜스퍼 게이트용 트랜지스터(21)를 온으로 하고 전압 스트레스 시험시에는 비활성 상태가 되어 상기 트랜스퍼 게이트용 트랜지스터(21)를 오프로 하기 위한 것이다.

상기 각 워드선 구동 회로(18,19)는 구동 전압원 노드와 워드선과의 사이에 접속된 워드선 구동용 MOS 트랜지스터(23)와, 워드선과 접지 노드와의 사이에 접속된 노이즈 킬러용 MOS 트랜지스터(24)와, 어드레스 디코더의 출력 노드와 워드선 구동용 트랜지스터(23)의 게이트와의 사이에 접속된 배리어용 MOS 트랜지스터(25)와, 어드레스 디코더의 출력 노드와 노이즈 킬러용 트랜지스터(24)의 게이트와의 사이에 접속된 CMOS 인버터(26)로 구성된다.

또, 상기 워드선(WL1~WL4)에 각각 PN 다이오드(27)의 일단측(음극)이 접속되고 이 각 다이오드(27)의 타단측(양극)의 전위를 제어함으로써, 모든 또는 통상 동작시에 선택되는 갯수 이상의 임의의 워드선에 일제히 소망하는 전압을 인가하는 전압수단이 설치되어 있다. 본 예에서는 상기 각 PN 다이오드(27)의 양극은 공통적으로 접속되어 있고, 통상 동작시에 사용되는 일이 없는 스트레스 시험용의 제1의 패드(28)에 접속되어 있다. 또한 상기 제1의 패드(28)는 전압 스트레스 시험시에 스트레스 전압이 인가되지만, 통상 동작시(다이솥 테스트시 혹은 패키지에 어셈블리된 후의 통상 사용시)에는 접지 전위(Vss) 혹은 임의의 부(負)의 전위(예컨대, 기판 바이어스 전위(Vbb))에 전기적으로 접속되도록 하는 것이 바람직하다.

상기 구성의 DRAM에 의하면, 통상 동작시에 있어서는 다이오드(27)는 오프 상태이고, 통상시와 같이 동작이 행해진다. 이에 대하여, 예컨대 웨이퍼 상태에서의 번인시에는 제1의 패드(28)에 테스터의 접촉단자, 예컨대 프로브카드의 바늘을 접촉시켜서 스트레스 전압을 줌으로써 모든 다이오드(27)을 온시키고 워드선(WL1~WL4)에 전압 스트레스를 인가함으로써 셀 트랜지스터(11)에 대하여 웨이퍼 프로세스 상의 잠재불량을 스크리닝할 수 있게 된다. 이 경우, DRAM에 동작 전원을 공급하지 않고(Vcc=Vss=OV로 한다) 모든 트랜지스터가 오프한 상태서 전압 스트레스를 주는데 이 상태에서는 각 비트선이 플로팅 상태이기 때문에 워드선과 비트선과의 전위차에 의하여 생기는 전계 스트레스가 불충분하게 될 우려가 있다. 그래서 전원전압 Vcc(예컨데 5V)를 주고 메모리를 대기 상태로 하여 비트선에 소망하는 전위가 주어지도록 하는 쪽이 한층 효과적이다.

또 상기 번인 상태에서는 커패시터 플레이트 전위(VPL)로서 커패시터 플레이트 전위 발생 회로(도시생략)를 활성화시켜서 그 출력 전위(통상 Vcc/2)를 혹은 외부에서 인가하는 소망하는 전위를 공급한다.

제2도의 (A)~(D)는 제1도중의 PN 다이오드(27)의 서로 다른 구성예를 도시한 것이다. 제2도의 (A)에서는 P형 기판(30)상에 제1의 N형 확산층 영역(31)을 형성하고, 제1의 N형 확산층 영역(31)내에 포함되도록 P형 확산층 영역(32)을 형성하고, 다시 이 P형 확산층 영역(32)에 포함되도록 제2의 N형 확산층 영역(33)을 복수개 형성한다. 제1의 N형 확산층 영역(31)과 P형 확산층 영역(32)은 전기적으로 접속하고 이것을 PN 다이오드(27)의 공통 양극으로 한다. 그리고 복수개 설치된 제2의 N형 확산층 영역(33)은 각각 상이한 워드선(WL1,WL2)에 접속되어 PN 다이오드(27)의 음극으로 한다.

이와 같은 구성의 PN 다이오드(27)를 사용함으로써 공통 양극에 정(正)의 스트레스 전압(Vstress)을 주면 복수개의 워드선에 일제히 전압 스트레스를 가할 수 있다. 또한 P형 기판(30)에 접지 전위(Vss)혹은 부(負)의 전위(Vbb)를 주고 제1의 B형 확산층 영역(31)과 P형 확산 영역(32)를 전기적으로 접속함으로써 공통 양극에 정(正)의 스트레스 전압(Vstreess)이 주어진 경우에도 P형 기판(30)과 P형 확산층 영역(32)은 전기적으로 분리할 수 있으므로 P형 기판(30)상에 설치된 다른 MOS 트랜지스터에는 스트레스 전압이 가해지지 않는다.

만약 제1의 N형 확산층 영역(31)중에 형성된 P형 확산층 영역내에 다른 MOS 트랜지스터를 설치한다고 하면 이 P형 확산층 영역을 PN 다이오드(27)의 공통 양극의 P형 확산층 영역(32)과 분리하여 설치함으로써 전기적으로 분리할 수 있다.

제2도느 (B)와 (C)는 N형 기판(40)을 사용한 경우의 PN 다이오드의 구성예인 바 41은 N형 기판(40)상에 형성된 P형 확산층 영역, 42는 P형 확산층 영역(41)에 포함되도록 복수개 형성된 N형 확산층 영역, 43은 N형 확산층 영역(42)에 포함되도록 형성된 P형 확산층 영역이고, 기타의 부호는 제2도의 (A)와 동일하다. 이 경우에도 P형 확산층 영역(41)에 접지 전위(Vss) 혹은 부(負)의 전위(Vbb)를 부여함으로써 PN 다이오드와 N형 기판(40)을 전기적으로 분리할 수 있다.

또, PN 다이오드의 구조는 에피텍셜·웨이퍼를 사용한 경우 등 여러가지로 생각할 수 있으나, PN 다이오드와 다른 소자를 전기적으로 분리하는 것이 장치 특성상 바람직하다.

더우기, PN다이오드 대신에 제2도의 (D)와 같이, N채널형의 MOS 트랜지스터의 게이트(44)와 소스(45)를 단락시키고, 드레인(46)을 워드선에 접속하며 소스(45)측에서 스트레스 전압(Vstress)를 인가하도록 한 MOS 다이오드를 사용하는 것도 가능하다.

또한 번인시에 동작 전원을 주어서 대기 상태로 하면 어드레스(A0~An)는 모드 H레벨로 되고, 워드선 구동 회로(18,15)는 워드선 비선택의 상태로 되며 노이즈 킬러용의 MOS 트랜지스터(24)는 온상태로 된다. 이 상태에서는 PN 다이오드(27)에서 워드선에 스트레스 전위를 주어도, 워드선 및 노이즈 킬러용 트랜지스터(24)를 통하여 접지 노드에 관통 전류가 생겨서 소망하는 전압 스트레스를 가할 수 없다.

이 관통 전류를 방지하기 위해서는 DRAM에 동작 전원을 공급하지 않고 모든 트랜지스터가 오프한 상태에서 전압 스트레스를 주는 것이 바람직하나 상기한 바와 같이 번인시에 동작 전원을 주어서 대기 상태로 할 경우에는 이하에 기술하는 바와 같은 관통 전류 방지 수단을 별도로 설치하면 된다.

제1의 관통 전류 방지 수단은 제3도 및 제4도에 도시한 바와 같이 전압 스트레스 시험시에 노이즈 킬러용 트랜지스터(24)를 오프시키기 위한 제어 회로를 설치하는 일이다.

제3도에서는 어드레스 디코더(16,17)의 입력측에 2-입력 NAND 게이트(51)군 및 인버터(52)군으로 이루어지는 제어 회로 및 2-입력 NAND 게이트(51)군에 접속된 제3의 패드(53)를 설치한 것이다. 이것에 의하여 통상의 동작 상태에서는 제3의 패드(53)에 H레벨을 인가함으로써 어드레스 신호(A0~An)를 그대로 어드레스 디코더에 입력시키고, 스트레스 시험시에는 제3의 패드(53)에 L레벨을 부여함으로써 어드레스 디코더(16,1)의 출력을 H레벨로 하여 워드선 선택 상태로 하여 노이즈 킬러용 트랜지스터(24)를 오프시키도록 하고 있다.

제4도에서는 워드선 구동 회로(19)의 노이즈 킬러용 트랜지스터(24)의 입력측의 CMOS 인버터를 2-입력 NOR 게이트(54)로 이루어지는 제어 회로로 치환하고 상기 2-입력 NOR 게이트(54)에 접속된 제3의 패드(53)를 설치한 것이다. 이것에 의하여 통상의 동작 상태에서는 제3의 패드(53)에 L레벨을 인가함으로써 어드레스 디코더(17)의 출력에 따라서 노이즈 킬러용 트랜지스터(24)를 제어하고, 스트레스 시험시에는 제3의 패드(53)에 H레벨을 임가함으로써 2-입력 NOR 게이트(54)의 출력을 L레벨로 하여 노이즈 킬러용 트랜지스터(24)를 오프시키도록 하고 있다.

상기한 바와 같은 대기 상태에 있어서 비트선 프리차지 신호 발생 회로(도시생략)를 활성화하여 프리차지 신호PRE를 발생시키고 상기 비트선 프리차지용 트랜지스터(13)를 온상태로 하고 비트선에 소망하는 전위를 주도록 하면 종래의 비트선 주위의 회로를 거의 수정하지 않고 모든 비트선에 소망하는 전압을 일제히 인가할 수 있게 된다. 그래서 제2패드(15)에 소망하는 전압(예컨대 접지 전압(Vss))을 인가함으로서 워드선과 비트선과의 사이에 즉 셀 트랜지스터(11)의 게이트 절연막에 소망하는 전압 스트레스를 줄 수 있다.

또한 상기 제2패드(15), 제3패드(53)를 설치하지 않더라도 특별한 입력 신호 시퀀스 등을 사용함으로써 소망하는 비트선 전위나 제어 신호를 생성하는 논리 회로를 설치해도 좋다.

제2의 관통 전류 방지수단은 제5도에 보이는 바와 같이 워드선 구동 회로(19)의 노이즈 킬러용 트랜지스터(24)의 소스를, 다른 접지 전위(Vss)선과는 물리적으로 분리할 수 있도록 제4의 패드(54)에 접속하는 일이다. 다이소트 테스트시나 어셈블리시는 제4의 패드(54)를 다른 접지 전위(Vss)와 전기적으로 접속하나, 전압 스트레스 시험시에는 제4의 패드(54)를 다른 접지 전위(Vss)선과 분리하여 플로팅 상태에 둠으로써 관통 전류를 흐르지 않게 할 수 있다.

상기 실시예의 DRAM에 의하면, 불량 스크리닝에 있어서는 특히 승압 전위가 게이트에 인가되는 셀 트랜지스터를 적극적으로 스크리닝의 대상으로 하고 싶다는 DRAM 특유의 요구를 만족하면서 불량 스크리닝의 효율을 현저히 향상시킬 수 있어 한층 효과적이다. 즉 전체 워드선에 대한 선택 워드선의 비율이 커지고 종래의 번인 등의 가속 방법에 비하여 워드선의 스트레스 인가 효율을 1000~2000배로 향상시킬 수 있다. 이 때문에 승압 전위가 인가되는 메모리 셀의 트랜스퍼 트랜지스터의 스크리닝 효율을 비약적으로 향상시킬 수 있다. 또 다이소트시에 있어서 불량 트랜스퍼 게이트를 미리 인출해 두고, 이것을 용장성(冗長性)을 도입함으로써 구제시킬 수 있다. 또 어셈블리 후의 불량 스크리닝 시간을 단축하여 테스트 효율을 높일 수도 있다.

또 다이소트 테스트와는 별도로 일정시간 스트레스를 인가하는 과정을 삽입하여 약한 트랜지스터를 미리 꺼낸 후, 다이소트를 행하도록 하면 다이소트중에는 스트레스를 인가하지 않으므로 테스터를 중지할 필요가 없고 설비의 유효한 활용을 도모할 수 있다.

또한 상기 실시예의 DRAM에 의하면 웨이퍼 상태에서의 불량 스크리닝에 있어서 프로브카드의 바늘을 웨이퍼상의 칩영역상의 전압 스트레스 실험용의 패드에 동시에 접촉시켜서 전압 스트레스를 인가할 경우 프로브카드의 바늘이 접촉하는 전압 스트레스 시험용의 패드의 1칩당의 수를 저감하는 것이 가능하게 된다. 이와 같이 1칩당의 전압 스트레스 실험용의 패드수가 소수로 되면 이하에 기술하는 바와 같은 이점을 얻을 수 있다.

(a) 패드수에 따라서 프로브카드의 바늘수를 줄이고 바늘끝과 패드와의 접촉 개소의 평면성의 확보가 용이하게 된다. 프로브카드의 바늘끝의 평면성의 확보하여 두면 패드 및 프로브카드의 바늘의 손상이 생기기 어렵고, 바늘의 내구성도 악화하기 어렵게 된다.

(b) 패드수에 따라서 프로브카드의 바늘수를 줄이고, 테스터의 전압 공급 능력으로 결정되는 프로브카드의 바늘의 최대수의 범위에 있어서 동시에 접촉시킬 수 있는 칩수를 증대시키고 시험 시간을 단축하고 불량 스크리닝의 효율을 보다 향상시킬 수 있다.

(c) 패드간의 거리를 프로브카드의 바늘의 최소 피치 이상으로 하고 프로브카드의 바늘을 동시에 접촉시킬 수 있는 칩수를 증대시켜 시험 시간을 단축하고 불량 스크리닝의 효율을 보다 향상시킬 수 있다.

(d) 패드의 배치상의 제약이 완화되므로 웨이퍼 상태에서의 불량 스크리닝의 다수개를 취하는데 적합하도록 패드를 배치하고 스크리닝의 효율을 향상시킬 수 있다.

제6도는 본 발명의 제2의 실시예에 관한 DRAM를 도시하고 있는바, 상기 제1실시예와 비교하여 다이오드(27)의 접속 위치가 다르고 기타는 같으므로 제1실시예와 동일 부호를 붙이고 있다. 즉 워드선 구동회로(19)의 워드선 구동용 MOS 트랜지스터(23)의 드레인·소스(N형 불순물 확산층)과 이 MOS 트랜지스터(23)가 형성되어 있는 기판(P웰)과의 접합에 의하여 형성되는 기생적 PN 다이오드(27)를 사용하여 워드선에 일제히 전압 스트레스를 가하도록 하고 있다.

이 경우 상기 P웰은 PN 다이오드(27)의 공통 양극으로 되므로 이 P웰은 다른 트랜지스터가 설치되는 P웰과는 분리하여 형성하고 다이소트 테스트시 혹은 패키지에의 어셈블리시에는 접지 전위(Vss) 혹은 임의의 부(負)의 전위(Vbb)에 전기적으로 접속되도록 한다.

이 제 2실시예에서도 제1실시예와 같이 DRAM에 동작 전원을 부여하지 않고 모든 MOS 트랜지스터가 오프된 상태에서 PN 다이오드(27)에서 스트레스 전위를 부여하는 것이 바람직하나 제7도, 제8도 및 제9도에 도시한 바와 같이 관통 전류 수단을 사용함으로써, 메모리의 대기 상태에서 워드선에 전압 스트레스를 가하는 것이 가능하게 된다. 또 제7도, 제8도 및 제9도에 있어서 전술한 제 3도, 제4도 및 제5도와 동일 부분에는 동일 부호를 붙이고 있다. 제8도에서는 워드선 구동 회로(18)의 노이즈 킬러용 트랜지스터(24)의 입력측도 2-입력 NOR 게이트(54)로 치환되어 있고, 제9도에서는 워드선 구동 회로(19)의 노이즈 킬러용 트랜지스터(24)의 소스도 제4의 패드(54)에 접속되어 있다.

제10도는 본 발명의 제3실시예에 관한 DRAM을 도시한 것이 바, 상기 제1실시예에 비하여 다이오드(27)의 접속 위치 및 제4의 패드(54)를 부가하고 있는 점이 다르고 기타는 같으므로 제1실시예와 동일 부호를 붙이고 있다. 즉 워드선 구동 회로(19)의 노이즈 킬러용 트랜지스터(24)의 소스를 다른 접지 전위(Vss)선과는 물리적으로 분리할 수 있도록 제4의 패드(54)에 접속하고, 상기 노이즈 킬러용 MOS 트랜지스터(24)의 드레인·소스(N형 불순물 확산층)와 이 MOS 트랜지스터(24)가 형성되어 있는 기판(P웰)과의 접합에 의하여 형성되는 기생적 PN 다이오드(27)를 사용하여 워드선에 일제히 전압 스트레스를 가하도록 하고 있다.

이 경우, 상기 P웰은 PN 다이오드(27)의 공통 양극이 되므로 이 P웰은 다른 트랜지스터가 설치되는 P웰과는 분리하여 형성하고, 다이소트 테스트시 혹은 패키지에의 어셈블리시에 접지 전위(Vss) 혹은 임의의 부(負)의 전위(Vbb)에 전기적으로 접속되도록 한다. 또 제4의 패드(54)는 다이소트 테스트시나 어셈블리시는 다른 접지 전위(Vss)선과 전기적으로 접속 하나 전압 스트레스 시험시에는 플로팅 상태로 하여 둔다. 이것에 의하여 전압 스트레스 시험시에 메모리의 대기 상태에서 워드선에 스트레스 전압을 가할 수 있게 된다.

또한, 만약 웰의 분리상 바람직한 것이라면 제2실시예 및 제3실시예를 조합함으로써 워드선 구동용 MOS 트랜지스터(23)와 노이즈 킬러용 MOS 트랜지스터(24)의 양쪽을 PN 다이오드(27)의 공통 양극이 되는 P웰내에 형성하는 일도 가능하다.

이상 DRAM에 있어서 모든 워드선에 전압 스트레스를 가함으로써 불량 스크리닝이 되는 것에 대하여 기술하여 왔으나 동일하게 하여 모든 비트선에 소망하는 전압 스트레스를 가하는 것에 의하여 비트선과 워드선이나 셀 플레이트 등과의 사이에서 생기는 불량 스크리닝에 사용하는 일도 가능하다.

또한, 상기 실시예는 DRAM에 있어서의 전계 가속 스트레스에 기인하는 불량 스크리닝을 예로 들어서 기술하여 왔으나, 본 발명은 DRAM에 한하지 않고 기타의 메모리 집적 회로나 메모리 혼재 직접 회로의 메모리 회로에도 적용할 수 있다. 예컨대 SRAM의 경우에는, 각 워드선에 각각 다이오드의 일단측을 접속하고, 각 비트선에도 각각 다이오드의 일단측을 접속하고 상기 다이오드를 통하여 모든 또는 통상 동작시에 선택되는 갯수 이상의 워드선에 일제히 소망하는 전압을 인가하는 동시에 모든 또는 통상 동작시에 선택되는 갯수 이상의 각 비트선쌍중의 임의의 각 일방의 비트선에 일제히 소망하는 전압을 인가함으로써, 메모리 셀의 한쪽의 트랜스퍼 게이트(MOS 트랜지스터)를 통하여 한쪽의 구동용 트랜지스터(MOS 트랜지스터)의 게이트 및 데이타 기억 유지 노드(불순물 확산층)와 기판과의 접합에 소망하는 전압 스트레스를 효율적으로 인가하는 것이 가능하게 된다.

또한 본 발명은 반도체 메모리에 한하지 않고, 행렬상으로 배치된 복수개의 MOS트랜지스터의 동일행 혹은 동일열의 MOS 트랜지스터의 각 일단(드레인 혹은 소스) 또는 각 게이트에 공통으로 접속되는 공통 배선을 지니는 반도체 장치(예컨대 전하 전송장치 ; CCD 등)에 일반적으로 적용할 수 있다. 즉, 각 행 혹은 각 열의 공통 배선에 각각 일단측이 접속된 다이오드와, 이 각 다이오드의 타단측의 전위를 제어함으로써 모든 또는 통상 동작시에 선택되는 갯수 이상의 임의의 상기 공통 배선에 일제히 소망하는 전압을 인가하는 전압 인가 수단을 구비함으로써 전압 스트레스 시험용의 소수 입력을 이용하여 MOS 트랜지스터군에 대한 스트레스 가속 효율을 향상시킬 수 있다.

또한 상기 각 실시예에 있어서 스트레스 시험전용 단자는 본딩 패드에 한하지 않고 웨이퍼 상태에서의 번인에 있어서 사용되는 테스터의 접촉 단자에 접촉이 가능한 것이면 되고 예컨대 TAB(Tape Automated Bonding) 기술에서 사용되는 뱀프 등도 좋다.

또한 상기 실시예에서는 DRAM 칩에 스트레스 시험 전용 패드가 설치되어 있는 경우를 제시하였으나, 웨이퍼 상태에 있어서 임의 수의 복수개의 DRAM 칩영역마다 스트레스 시험전용 단자를 반도체 웨이퍼 상에 설치하고 이 단자를 대응하는 복수개의 DRAM칩영역내의 다이오드에 각각 접속하기 위한 배선을 예컨대 다이싱라인 상에 형성함으로써 상기 단자를 임의수의 복수개의 DRAM 영역에서 공용하도록 해도 된다.

또한 상기 실시예에서는 번인에 있어서의 전압 스트레스 시험을 예로 들어 설명하였으나 본 발명은 온도 가속에 관계없이 전압 스트레스 시험을 행하는 경우에도 유효함은 말할 것도 없다.

이상으로서 본 발명의 실시예들을 설명하였지만 본 발명은 이것에 한정되지 않고 이하의 특허청구의 범위에 기재된 범위를 벗어나지 않고 여러가지로 변형 실시할 수 있다. 또, 특허청구의 범위의 각 구성 요건에 병기한 도면 참조 번호는 본 발명의 이해를 용이하게 하기 위한 것이고 본 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것이 아니다.

상술한 바와 같이 본 발명의 반도체 장치에 의하면 전압 스트레스 시험용의 소수의 입력을 사용하여 행렬상으로 배치된 복수개의 MOS 레지스터중의 동일행(혹은 열)의 MOS 트랜지스터에 대하여 일제히 전압 스트레스를 인가할 수 있고, MOS 트랜지스터군에 대한 스트레스 가속 효율을 향상할 수 있다.

또한 반도체 메모리에 대한 불량 스크리닝에 있어서는 모든 또는 통상 동작시에 선택되는 갯수 이상의 임의의 워드선 및/또는 비트선에 일제히 소망하는 전압 스트레스를 인가할 수 있다. 따라서 워드선에 AC 또는 DC적으로 인가해 줌으로써 통상보다 적은 사이클로 스크리닝을 행할 수 있다.

Claims

행열의 매트릭스 형태로 배열되고 각각 정상 동작을 위한 정격 전압 특성을 갖는 복수의 MOS트랜지스터(11)와 ; 동일행 또는 동일열에 배열된 MOS 트랜지스터의 게이트들에 공통으로 접속된 복수의 공통배선(WL1-WL4)과 ; 제1단자와 제2단자를 각각 갖는데 제1단자는 대응하는 상기 공통 배선에 각각 접속되어 있고, 기판으로부터 전기적으로 분리되도록 상기 기판에 형성되어 있는 복수의 다이오드(27)와 ; 상기 다이오드 각각의 제2단자의 전위를 제어하고 상기 공통배선의 모드 또는 상기 정상 동작중에 선택된 공통배선의 수보다 더 큰수인 임의수의 상기 공통배선에 일제히 상기 정격 전압 특성보다 더 높은 스트레스전압을 인가하기 위한 것이고, 상기 다이오드 각각의 제2단자에 결합된 스트레스 테스트 단자를 포함하는 데 상기 스트레스 테스트 단자는 상기 복수의 다이오드의 순방향 바이어스를 금지하기 위해 접지 전위 또는 소정의 부전위 중의 하나에 접속되어 있는 스트레스 전압 인가 수단(28)을 포함한 것을 특징으로 하는 반도체 장치.
행열의 매트릭스 형태로 배열되고 각각 정상 도작을 위한 정격 전압 특성을 갖는 복수의 MOS 메모리 셀(11)과 ; 동일행의 MOS 메모리 셀에 접속된 복수의 워드선(WL1-WL4)과 ; 동일열의 MOS 메모리 셀에 접속되어 있고 스트레스 테스트 동작중에 동일열의 상기 MOS 메모리 셀에 외부 패드로부터 공급된 소정 전압을 인가하기 위한 수단을 구비한 복수의 비트선(BL1)과 ; 상기 워드선에 접속되고 디코드된 어드레스에 응답하여 상기 정상 동작시에 하나 이상의 상기 워드선을 선택하는 복수의 워드선 구동 회로(18,19)와 ; 상기 워드선에 접속되고, 상기 디코드된 어드레스에 응답하여 상기 정상 동작시에 버선택 상태의 대응하는 하나 이상의 상기 워드선을 접지시키는 복수의 노이즈 킬러 트랜지스터(24)와 ; 제1단자 및 제2단자를 각각 구비하고 각각의 제1단자가 대응하는 상기 워드선에 접속되어 있는 복수의 다이오드(27)와 ; 상기 다이오드 각각의 제2단자의 전위를 제어하고 상기 워드선의 모두에 또는 상기 정상 동작중에 선택된 워드선의 수보다 더 큰수인 임의수의 상기 워드선에 및 그에 따라 상기 복수의 MOS 메모리 셀중의 대응하는 수의 것에 일제히 상기 전격 전압 특성보다 더 높은 스트레스 전압을 인가하기 위한 스트레스 전압 인가 수단(28)을 포함한 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 MOS 메모리 셀들은 각각 하나의 트랜지스터와 하나의 커패시터로 구성된 다이나믹형 메모리 셀인 것을 특징으로 하는 반도체 장치.
내부회로용으로 사용되는 전원선 및 접지선과 ; 제1단자 및 제2단자를 갖는 노이즈 킬러 트랜지스터와 ; 상기 노이즈 킬러 트랜지스터의 제1단자에 접속되고, 전압 스트레스 테스트시에 상기 워드선에 소정의 스트레스 전압을 인가하기 위한 수단을 구비하는 워드선과 ; 상기 전원선 및 접지선으로부터 분리되어 있고 상기 노이즈 킬러 트랜지스터의 상기 제2단자에 접속되며, 상기 전압 스트레스 테스트시에는 상기 노이즈 킬러 트랜지스터의 도작을 금지시키게끔 자신의 전위를 플로팅 상태로 결정하고 정상 동작중에는 상기 전위를 소정의 전위로 설정하기 위한 수단을 구비하는 Vss선을 포함하는 것을 특징으로 하는 반도체 장치.
행열의 매트릭스로 배열되고 트랜지스터와 커패시터를 구비하는 복수의 다이나믹형 MOS 메모리 셀과 ; 1행의 다이나믹형 MOS 메모리 셀들에 각각 접속된 복수의 워드선과 ; 1열의 다이나믹형 MOS메모리 셀에 각각 접속된 복수의 비트선과 ; 상기 워드선에 접속되어 있고, 디코드된 어드레스에 응답하여 하나 이상의 상기 워드선을 선택하며, 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터를 구비하는데 상기 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터는 각각 대응하는 워드선의 일단부에 접속되는 복수의 워드 선 구동 회로와 ; 상기 워드선들중 대응하는 것에 접속된 제1단자 및 제2단자를 각각 구비하고, 반도체 장치의 기판내에 상기 기판으로부터 및 상기 기판에 형성된 다른 소자들로부터 전기적으로 분리되도록 각각 형성되어 있으며, 상기 기판과 동일한 도전 형태를 갖는 상기 반도체 장치의 영역과 상기 워드선 구동 트랜지스터의 불순물 확산층 사이에서 접합에 의해 각각 형성되는 복수의 기생 PN 다이오드와 ;각각의 상기 기생 PN 다이오드의 제2단자의 전위를 제어함과 동시에 상기 워드선의 모두에 또는 정상 동작시에 선택되는 워드선의 수보다 더 큰 임의수의 워드선에 소정의 스트레스 전압을 일제히 인가하는 스트레스 전압 인가 수단을 포함한 것을 특징으로 하는 반도체 장치.
행열 매트릭스로 배열되고 트랜지스터와 커패시터를 각각 구비하는 복수의 다이나믹형 MOS 메모리 셀과 ; 1행의 다이나믹형 MOS 메모리 셀들에 각각 접속된 복수의 워드선과 ; 1열의 다이나믹형 MOS 메모리 셀에 각각 접속된 복수의 비트선과 ; 상기 워드선에 접속되어 있고, 디코드된 어드레스에 응답하여 하나 이상의 상기 워드선을 선택하며, 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터를 구비하는데 상기 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터는 각각 대응하는 워드선의 일단부에 접속되는 복수의 워드선 구동 회로와 ; 상기 워드선들중 대응하는 것에 접속된 제1단지 및 제2단자를 각각 구비하고, 반도체 장치의 기판내에 상기 기판으로부터 및 상기 기판에 형성된 다른 소자들로부터 전기적으로 분리되도록 각각 형성되어 있으며, 상기 기판과 동일한 도전 형태를 갖는 상기 반도체 장치의 영역과 상기 노이즈 킬러 트랜지스터의 불순물 확산층 사이에서 접합에 의해 각각 형성되는 복수의 기생 PN 다이오드와 ; 각각의 상기 기생 PN 다이오드의 제2단자의 전위를 제어함과 동시에 상기 워드선의 모두에 또는 정상 동작시에 선택되는 워드선의 수보다 더 큰 임의수의 워드선에 소정의 스트레스 전압을 일제히 인가하는 스트레스 전압 인가 수단을 포함한 것을 특징으로 하는 반도체 장치.
행열 매트릭스로 배열되고 트랜지스터와 커패시터를 각각 구비하는 복수의 다이나믹형 MOS 메모리 셀과 ; 1행의 다이나믹형 MOS 메모리 셀들에 각각 접속된 복수의 워드선과 ;1열의 다이나믹형 MOS 메모리 셀에 각각 접속된 복수의 비트선과 ; 상기 워드선에 접속되어 있고, 디코드된 어드레스에 응답하여 하나 이상의 상기 워드선을 선택하며, 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터를 구비하는데 상기 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터는 각각 대응하는 워드선의 일단부에 접속되는 복수의 워드선 구동 회로와 ; 상기 워드선들 중 대응하는 것에 접속된 제1단자 및 제2단자를 각각 구비하고, 반도체 장치의 기판내에 상기 기판으로부터 및 상기 기판에 형성된 다른 소자들로부터 전기적으로 분리되도록 각각 형성되어 있으며, 상기 기판과 동일한 도전형태를 갖는 상기 반도체 장치의 영역과 상기 워드선 구동 트랜지스터의 불순물 확산층 사이에서 접합에 의해 형성되는 제1다이오드형 및 상기 기판과 동일한 도전형태를 갖는 상기 반도체 장치의 영역과 상기 노이즈 킬러 트랜지스터의 불순물 확산층 사이에서 접합에 의해 형성되는 제2다이오드형을 구비하는 복수의 기생 PN 다이오드와 ; 각각의 상기 기생 PN 다이오드의 제2단자의 전위를 제어함과 동시에 상기 워드선의 모두에 또는 정상 동작시에 선택되는 워드선의 수보다 더 큰 임의수의 워드선에 소정의 스트레스 전압을 일제히 인가하는 스트레스 전압 인가 수단을 포함한 것을 특징으로 하는 반도체 장치.
제5항에 있어서, 상기 전압 인가 수단은 상기 다이오드 각각의 제2단자에 접속된 스트레스 테스트 단자를 구비하는 것을 특징으로 하는 반도체 장치.
제8항에 있어서, 전압 스트레스 테스트중에 상기 노이즈 킬러 트랜지스터를 오프 상태로 설정하기 위한 제어 회로를 추가로 구비하는 것을 특징으로 하는 반도체 장치.
제5항에 있어서, 전압 스트레스 테스트중에 상기 노이즈 킬러 트랜지스터를 오프 상태로 설정하기 위한 제어 회로를 추가로 구비하는 것을 특징으로 하는 반도체 장치.
제5항에 있어서, 상기 노이즈 킬러 트랜지스터의 일단부에 접속되고 다른 회로의 접지선과는 서로 절연되게 형성된 접지선을 추가로 포함하는 것을 특징으로 하는 반도체 장치.
행열 매트릭스로 배열되고 트랜지스터와 커패시터를 각각 구비하는 복수의 다이나믹형 MOS 메모리 셀과 ; 1행의 다이나믹형 MOS 메모리 셀들에 각각 접속된 복수의 워드선과 ; 1열의 다이나믹형 MOS 메모리 셀에 각각 접속된 복수의 비트선과 ; 상기 워드선에 접속되어 있고, 디코드된 어드레스에 응답하여 하나 이상의 상기 워드선을 선택하며, 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터를 구비하는데 상기 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터는 각가 대응하는 워드선에 접속되는 복수의 워드선 구동 회로와 ; 전압 스트레스 테스트중에 상기 노이즈 킬러 트랜지스터를 각각 오프 상태로 설정하기 위한 제어 회로와 ; 상기 워드선들 중 대응하는 것에 접속된 제1단자 및 제2단자를 각각 구비하는 복수의 다이오드와 ; 각각의 상기 다이오드의 제2단자의 전위를 제어함과 동시에 상기 워드선의 모두에 또는 정상 동작시에 선택되는 워드선의 수보다 더 큰 임의수의 워드선에 소정이 스트레스 전압을 일제히 인가하는 스트레스 전압 인가 수단을 포함한 것을 특징으로 하는 반도체 장치.
행열 매트릭스로 배열되고 트랜지스터와 커패스터를 각각 구비하는 복수의 다이나믹형 MOS메모리 셀과 ; 1행의 다이나믹형 MOS 메모리 셀들에 각각 접속된 복수의 워드선과 ; 1열의 다이나믹형 MOS메모리 셀에 각각 접속된 복수의 비트선과 ; 상기 워드선에 접속되어 있고, 디코드된 어드레스에 응답하여 하나 이상의 상기 워드선을 선택하며, 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터를 구비하는데 상기 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터는 각각 대응하는 워드선에 접속되는 복수의 워드선 구동 회로와 ; 전압 스트레스 테스트중에 상기 노이즈 킬러 트랜지스터를 각각 오프 상태로 설정하기 위한 제어회로와 ; 상기 워드선들 중 대응하는 것에 접속된 제1단자 및 제2단자를 각각 구비하는 복수의 다이오드와 ; 각각의 상기 다이오드의 제2단자의 전위를 제어함과 동시에 상기 워드선의 모두에 또는 정상 동작시에 선택되는 워드선의 수보다 더 큰 임의수의 워드선에 소정의 스트레스 전압을 일제히 인가하기 위한 것이고, 상기 다이오드 각각의 제2단자에 접속된 스트레스 테스트 단자를 구비하는 스트레스 전압 인가 수단을 포함하는 것을 특징으로 하는 반도체 장치.
행열 매트릭스로 배열되고 트랜지스터와 커패시터를 각각 구비하는 복수의 다이나믹형 MOS메모리 셀과 ; 1행의 다이나믹형 MOS메모리 셀들에 각각 접속된 복수의 워드선과 ; 1열의 다이나믹형 MOS 메모리 셀에 각각 접속된 복수의 비트선과 ; 상기 워드선에 접속되어 있고, 디코드된 어드레스에 응답하여 하나 이상의 상기 워드선을 선택하며, 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터를 구비하는데 상기 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터는 각각 대응하는 워드선에 접속되는 복수의 워드선 구동 회로와 ; 복수의 상기 노이즈 킬러 트랜지스터의 일단부에 접속되고 반도체 장치내 다른 회로의 접지선과는 서로 절연되게 형성된 접지선과 ; 상기 워드선들 중 대응하는 것에 접속된 제1단자, 및 제2단자를 각각 구비하는 복수의 다이오드와 ; 각각의 상기 다이오드의 제2단자의 전위를 제어함과 동시에 상기 워드선의 모두에 또는 정상 동작시에 선택되는 워드선의 수보다 더 큰 임의수의 워드선에 소정의 스트레스 전압을 일제히 인가하는 스트레스 전압 인가 수단을 포함한 것을 특징으로 하는 반도체 장치.
제12항에 있어서, 상기 다이오드는 반도체 장치의 기판내에 상기 기판과 전기적으로 분리되게 형성되어 있는 것을 특징으로 하는 반도체 장치.
제15항에 있어서, 상기 다이오드는 다른 소자들과 전기적으로 분리되게 형성되어 있는 것을 특징으로 하는 반도체 장치.
제16항에 있어서, 상기 다이오드는 상기 워드선 구동 회로와 독립적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
제12항에 있어서, 상기 스트레스 전압 인가 수단은 상기 다이오드 각각의 제2단자에 접속된 스트레스 테스트 단자를 구비하는 것을 특징으로 하는 반도체 장치.
제18항에 있어서, 상기 스트레스 테스트 단자는 상기 복수의 다이오드의 순방향 바이어스를 금지하도록 접지 전위 또는 소정의 부전위를 갖는 노드에 접속되어 있는 것을 특징으로 하는 반도체 장치.
행열 매트릭스로 배열되고 트랜지스터와 커패시터를 각각 구비하는 복수의 다이나믹형 MOS 메모리 셀과 ; 1행의 다이나믹형 MOS메모리 셀들에 각각 접속된 복수의 워드선과 ; 1열의 다이나믹형 MOS 메모리 셀에 각각 접속된 복수의 비트선과 ; 상기 워드선에 접속되어 있고, 디코드된 어드레스에 응답하여 하나 이상의 상기 워드선을 선택하며, 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터를 구비하는데 상기 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터는 각각 대응하는 워드선에 접속되는 복수의 워드선 구동 회로와 ; 상기 워드선들중 대응하는 것에 접속된 제1단자 및 제2단자를 각각 구비하는데 상기 제1단자측은 반도체 장치의 기판에 형성된 MOS 트랜지스터의 드레인으로부터 형성되고 상기 제2단자측은 상기 MOS 트랜지스터의 서로 연결된 게이트 및 소스단자로부터 형성되는 복수의 MOS 다이오드와 ; 각각의 상기 MOS 다이오드의 제2단자의 전위를 제어함과 동시에 상기 워드선의 모두에 또는 정상 동작시에 선택되는 워드선의 수보다 더 큰 임의수의 워드선에 소정의 스트레스 전압을 일제히 인가하는 스트레스 전압 인가수단을 포함한 것을 특징으로 하는 반도체 장치.
행열 매트릭스로 배열되고 트랜지스터와 커패시터를 각각 구비하는 복수의 다이나믹형 MOS 메모리 셀과 ; 1행의 다이나믹형 MOS 메모리 셀들에 각각 접속된 복수의 워드선과 ; 1열의 다이나믹형 MOS 메모리 셀에 각각 접속된 복수의 비트선과 ; 상기 워드선에 접속되어 있고, 디코드된 어드레스에 응답하여 하나 이상의 상기 워드선을 선택하며, 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터를 구비하는데 상기 워드선 구동 트랜지스터와 노이즈 킬러 트랜지스터는 각각 대응하는 워드선의 일단부에 접속되는 복수의 워드선 구동 회로와 ; 상기 워드선들 중 대응하는 것에 접속된 제1단자 및 제2단자를 각각 구비하고, 반도체 장치의 기판내에 상기 기판으로부터 및 상기 기판에 형성된 다른 소자들로부터 전기적으로 분리되도록 각각 형성되어 있으며, 상기 기판과 동일한 도전형태를 갖는 상기 반도체 장치의 영역과 상기 워드선 구동 트랜지스터의 불순물 확산층 사이에서 접합에 의해 각각 형성되는 복수의 기생 PN 다이오드와 ; 각각의 상기 기생 PN 다이오드의 제2다자의 전위를 제어함과 동시에 상기 워드선의 모두에 또는 정상 동작시에 선택되는 워드선의 수보다 더 큰 임의수의 워드선에 소정의 스트레스 전압을 일제히 인가하는 스트레스 전압 인가 수단을 포함한 것을 특징으로 하는 반도체 장치.