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KR950009227B1 - 멀티 포트 ram용 메모리셀 - Google Patents

멀티 포트 ram용 메모리셀 Download PDF

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KR950009227B1
KR950009227B1 KR1019920011722A KR920011722A KR950009227B1 KR 950009227 B1 KR950009227 B1 KR 950009227B1 KR 1019920011722 A KR1019920011722 A KR 1019920011722A KR 920011722 A KR920011722 A KR 920011722A KR 950009227 B1 KR950009227 B1 KR 950009227B1
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야키노리 무로야
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
오카모토 세이시
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Abstract

내용 없음.

Description

멀티 포트 RAM용 메모리셀
제1도는 본 발명의 1실시예에 따른 멀티 포트 RAM용 메모리셀의 회로구성을 나타낸 도면.
제2도는 제1도에 나타낸 메모리셀을 이용한 멀티 포트 RAM의 요부 회로 구성을 나타낸 도면.
제3도는 제2도에 나타낸 RAM에서의 독출동작을 설명하기 위한 타이밍도.
제4도는 종래의 멀티 포트 RAM의 요부 회로구성을 나타낸 도면.
제5도는 제4도에 나타낸 RAM에서의 독출동작을 설명하기 위한 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 메모리셀 2, 13 : 플립플롭회로
3 : 입출력회로 4, 14 : 어드레스 디코더
A1, A2, B1, B2, A11, A12, A13, B11, B12, B13 : 독출용 트랜지스터
A3, A4, B3, B4 : 프리차아지용 트랜지스터.
[산업상의 이용분야]
본 발명은 클럭신호에 동기하여 데이터를 독출하는 멀티 포트(multi-port) RAM용 메모리셀에 관한 것으로, 특히 프로세서 등의 고속논리 LSI(large scale integration)를 구축하는 1구성요소로서 이용되는 멀티 포트 RAM용 메모리셀에 관한 것이다.
[종래의 기술 및 그 문제점]
클럭신호에 동기하여 처리동작을 진행하는 것으로서, 예컨대 프로세서 시스템에 이용되는 멀티 포트 RAM으로서는, 예컨대 제4도에 나타낸 바와같이 구성된 것이 있다.
제4도에 나타낸 RAM은 독출전용의 A포트 및 B포트와 기록전용의 C포트를 구비하고서, 메모리셀에 대한 A포트의 워드선 AWL, 비트선을 ABL로 하고, B포트의 워드선을 BWL, 비트선을 BBL로 하며, C포트의 워드선 CWL, 비트선을 CBL과/CBL(여기서, "/"는 그 반전신호를 의미함)로 하고 있다.
메모리셀(1)은 기록용 비트선으로부터 인가되는 데이터를 기억하는 플립플롭회로(2)와, 게이트단자가 플립플롭(2)의 접속점(NA)에 접속된 N채널형 전계효과 트랜지스터(field effect transistor ; Al)와 게이트 단자가 워드선(AWL)에 접속된 N채널형 전계효과 트랜지스터(A2)가 비트선(ABL) 접지간에 직렬접속되어 A포트의 데이터를 독출하는 트랜지스터열(trasistor 列) 및, A포트와 마찬가지로 접속점(NB)과 워드선(BWL)에 대응하는 N채널형 전계효과 트랜지스터(B1, B2)로 이루어져 B포트 데이터를 독출하는 트랜지스터열을 구비하고 있다.
메모리셀(1)에 기억된 데이터는 입출력회로(3)를 매개해서 독출되는데, 이 입출력회로(3)는 클럭신호에 동기해서 비트선(ABL, BBL)의 프리차아지(precharge)를 행하는 N채널형 전개효과 트랜지스터(A3) 및 P채널형 전계효과 트랜지스터(A4)와, N채널형 전계효과 트랜지스터(B3, B4)를 구비하고 있다.
메모리셀(1)에 연결된 각각의 워드선(AWL, BWL, CWL)은 어드레스 디코더(4)에 의해 선택지정되는데, 이 어드레스 디코더(4)는 클럭신호의 제어하에서 각각 포트 어드레스신호를 디코드하여 대응하는 워드선을 선택지정한다.
이어서, 상기과 같은 구성에 있어서 A포트로부터의 데이터의 독출동작에 대해 제5도에 나타낸 타이밍도를 참조하여 설명한다.
먼저, 클럭신호(CLK)가 하이레벨(high level)인 기간동안에는 워드선(AWL)이 로우레벨(low lever) 상태로 됨과 더불어 프리차아지용 전개효과 트랜지스터(A3, A4)가 도통상태로 되므로, 비트선(ABL)이 프리차아지되어 하이레벨 상태로 되게 된다.
이와같은 상태에서 클럭신호가 로우레벨 상태로 되면, 제5도에 나타낸 바와같은 클럭신호가 로우레벨 상태로 되기 상당히 이전의 시각에서 확정되어 어드레스 디코더(4)에 인가되어 있던 A포트 어드레스신호가 어드레스 디코더(4)에 의해 디코드되고, 또 이와 동시에 프리차아지용 전계효과 트랜지스터(A3, A4)가 비도통상태로 되게 된다.
상기한 디코드결과에 의해, 워드선(AWL)이 선택되어 하이레벨 상태로 되는데, 이때 예컨대 메모리셀(1)의 접속점(NA)에 하이레벨 상태의 데이터가 기억되어 있는 경우에는 N채널형 전계효과 트랜지스터(A1, A2)가 도통상태로 된다. 그에 따라, 비트선(ABL)이 로우레벨 상태로 되어 입출력회로(3)를 매개해서 하이레벨 상태의 A포트 데이터가 독출되게 된다.
이와같은 독출동작에 있어서, A포트 어드레스신호는 클럭신호가 독출동작을 가능하게 하는 이네이블(enable)상태 즉 로우레벨 상태가 되기 상당히 이전에 확정되어 있지만, 클럭신호가 하이레벨 상태에 있는 경우에는 비트선(ABL)이 프리차아지되어 있기 때문에, 확정되어 있는 어드레스신호를 디코드하여 워드선(AWL)을 하이레벨 상태로 할 수 가 없게 된다. 즉, 어드레스신호의 디코드동작을 클럭신호에 의해 제어되는바, 클럭신호가 이네이블상태로 됨과 더불어 어드레스신호의 디코드가 개시되게 된다.
이상 설명한 바와같이, 제4도에 나타낸 바와같은 종래의 멀티 포트 RAM에 있어서는 클럭신호에 동기하여 독출동작이 개시되게 된다. 즉, 클럭신호가 이네이블상태로 되기 상당히 이전에 어드레스신호가 확정되어 어드레스 디코더에 인가되어 있음에도 불구하고 클럭신호가 이네이블상태로 되고 나서 어드레스신호의 디코드동작이 개시되어 워드선을 선택지정하게 된다. 따라서, 클럭신호가 이네이블상태로 되고 나서 데이터가 독출될 때까지의 억세스시간(tacc)에 어드레스의 디코드시간이 포함되기 때문에 독출동작을 고속으로 실행하는 것이 곤란하게 되었다.
[발명의 목적]
이에 본 발명은 상기와 같은 사정을 감안하여 이루어진 것으로, 소비전력의 증대 및 구성의 대폭적인 대형화를 초래하지 않으면서 클럭신호에 동기한 독출동작의 고속화를 달성할 수 있는 멀티 포트 RAM용 메모리셀을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명의 멀티 포트 RAM용 메모리셀은, 데이터를 기억하는 필립플롭회로와 ; 이 플립플롭회로에 기억된 한쪽의 데이터에 의해 도통제어되는 전계효과 트랜지스터와, 상기 플립플롭회로에 기억된 한쪽의 데이터의 독출시에 독출되어 데이터를 지정하는 어드레스 디코드신호에 의해 도통제어되는 전계효과 트랜지스터 및, 이 전계효과 트랜지스터가 도통상태로 된 후에 이네이블상태로 되는 클럭신호에 의해 도통제어되는 전계효과 트랜지스터가 비트선과 저전위 전원간에 직렬접속되어 이루어진 트랜지스터열 및 ; 기록 데이터를 상기 플립플롭회로로 전송제어하는 전송게이트를 갖춘 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 있어서는, 클럭신호가 이네이블상태로 되기 전에 독출데이터를 지정하는 어드레스 디코드신호에 의해 비트선과 저전위 전원간에 직렬접속된 트랜지스터열중 1개의 전계효과 트랜지스터를 도통상태로 하여 두고, 클럭신호가 이네이블상태로 된 후에 트랜지스터열중 1개의 트랜지스터만을 도통상태로 함으로써 데이터의 독출을 행하도록 되어 있다.
[실시예]
이하, 도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 멀티 포트 RAM용 메모리셀의 회로구성을 나타낸 도면이고, 제2도는 제1도에 나타낸 메모리셀을 이용한 3포트 RAM의 요부 회로구성을 나타낸 도면이다.
제1도 및 제2도에 나타낸 실시예는, 클럭신호에 동기하여 데이터의 독출동작이 이루어지는 제4도에 나타낸 것과 동일한 포트 구성으로 된 3포트 RAM에 있어서, 클럭신호에 관계없이 독출하고자 하는 데이터에 대한 워드선을 선택지정하도록 한 것이다.
먼저, 제1도를 참조하여 본 발명의 특징인 메모리셀의 구성을 설명한다.
제1도에 있어서, 메모리셀(11)은 데이터를 기억하는 플립플롭회로(12)와, 독출전용의 A포트에 대응하는 3개의 N채널형 전계효과 트랜지스터(A11, A12, A13)로 이루어진 트랜지스터열 및 독출전용의 B포트에 대응하는 3개의 N채널형 전계효과 트랜지스터(B11, B12, B13)로 이루어진 트랜지스터열을 구비하고 있다.
A포트에 대응하는 트랜지스터열은, 게이트단작 플립플롭회로(12)의 접속점(NA)에 접속된 N채널형 전계효과 트랜지스터(A11)와, 게이트단자 A포트용 워드선(AWL)에 접속된 N채널형 전계효과 트랜지스터(A12) 및, 게이트단자에 클럭신호(CLK)를 반전시킨 반전신호(/CLK)가 인가되는 N채널형 전계효과 트랜지스터(A13)의 A포트용 비트선(ABL)과 접지간에 직렬접속되어 구성되어 있다.
한편, B포트에 대응하는 트랜지스터열은, 게이트단자가 플립플롭회로(12)의 접속점(NB) 접속된 N채널형 전계효과 트랜지스터(B11)와, 게이트단자 B포트용 워드선(BWL)에 접속된 N채널형 전계효과 트랜지스터(N12) 및, 게이트단자에 클럭신호(CLK)를 반전시킨 반전신호(/CLK)가 인가되는 N채널형 전계효과 트랜지스터(B13)가 B포트용 비트선(BBL)가 B포트용 비트선(BBL)과 접지간에 직렬접속되어 구성되어 있다.
이와같이 구성된 메모리셀(11)은, 제2도에 나타낸 바와같이 제4도에 나타낸 것과 동일하게 구성된 입출력회로(3)와, 클럭신호가 입력되지 않고 각각의 포트 어드레스신호를 인가받아 디코드하여 대응하는 워드선을 선택지정하는 어드레스 디코더(14)를 구비한 3포트 RAM의 메모리셀로 메트릭스형상을 배치되어 있다.
다음으로, 이와같이 구성된 RAM에서의 A포트의 독출동작을 제3도에 나타낸 타이밍도를 참조하여 설명한다.
먼저, 클럭신호(CLK)가 하이레벨 상태에 있는 경우에는 제4도에 나타낸 입출력회로(3)의 프리차아지용 트랜지스터에 의해 비트선(ABL)이 하이레벨 상태로 프리차아지되게 된다.
이와같은 상태에 있어서, 클럭신호가 이네이블상태(로우레벨 상태)로 되기 상당히 이전에 A포트 어드레스가 어드레스 디코더(14)에 인가되면, 이 A포트 어드레스신호는 클럭신호에 관계없이 직접 어드레스 디코더(14)에 의해 디코드되게 된다. 이 A포트 어드레스신호의 디코드가 종료되면, 이 A포트 어드레스신호에 대응하는 워드선(AWL)이 하이레벨 상태로 되어 선택지정되고, 이 워드선(AWL)에 접속된 메모리셀(11)의 N채널형 전계효과 트랜지스터(A12)가 도통상태로 되게 된다.
여기서, A포트 어드레스신호는 적어도 클럭신호가 로우레벨 상태로 되기 전에 디코드되어 워드선(AWL)을 하이레벨의 상태로 상승시키도록 어드레스 디코더(14)에 인가될 필요가 있다.
이와같이 본 발명의 하나의 특징은 클럭신호가 디코더의 독출동작을 지시하기 전에 독출하고자 하는 데이터의 어드레스를 확정하여 대응하는 워드선(AWL)을 선택지정하는 것이다. 이때, 비트선(ABL)은 프리차아지상태에 있지만, 직렬접속된 트랜지스터열중 게이트단자에 클럭신호(CLK)의 반전신호(/CLK)가 인가되는 N채널형 전계효과 트랜지스터(A13)가 비도통상태에 있으므로, 접속점(NA)에 하이레벨의 데이터가 기억되어 N채널형 전계효과 트랜지스터(A11)가 도통상태에 있더라도 비트선(ABL)의 전위에 영향을 주지않게 된다. 따라서, 비트선이 프리차아지상태에 있더라도 워드선을 하이레벨로 하여 선택지정할 수 있게 된다.
워드선(AWL)이 하이레벨 상태로 되어 선택지정된 다음에, 클럭신호가 하이레벨 상태로부터 로우레벨 상태로 되어 데이터의 독출동작이 개시되면, 클럭신호(CLK)의 반전신호(/CLK)가 하이레벨 상태로 됨과 더불어 비트선(ABL)의 프리차아지가 정지되게 된다. 클럭신호(CLK)의 반전신호(/CLK)가 하이레벨 상태로 되면 N채널형 전계효과 트랜지스터(A13)가 도통상태로 되고, 플립플롭회로(12)의 접속점(NA)이 하이레벨 상태에 있으면 3개의 트랜지스터(A11, A12, A13)는 모두 도통상태로 되게 된다. 그에따라, 비트선(ABL)의 전하가 N채널형 전계효과 트랜지스터(A11, A12, A13)를 매개해서 접지로 흐르게 되어 비트선(ABL)의 전위가 하이레벨 상태로부터 로우레벨 상태로 저하되게 되는데, 이것이 입출력회로(3)에 의해 검출되어 하이레벨 상태의 데이터가 입출력회로(3)를 매개해서 독출되게 된다.
이와 같이 상술한 실시예에 있어서는, 메모리셀의 셀 사이즈(cell size)가 제4도에 나타낸 종래의 메모리 셀의 셀 사이즈에 비해 10% 정도 커지게 되지만, 클럭신호가 이네이블상태로 되기 전에 어드레스를 확정하여 워드선을 선택지정하고, 클럭신호가 이네이블상태로 된 직후에 비트선의 전하를 뽑아 내어 데이터를 독출하도록 되어 있기 때문에 데이터의 독출을 종래에 비해 30% 정도 빠르게 실행할 수 있게 된다.
그리고, 종래의 구성과 마찬가지로 비트선의 프리차아지 및 독출동작시에 정상(正常)전류가 흐르지 않기 때문에, 소비전력의 증대를 초래하지 않으면서 종래와 마찬가지의 소비전력으로 독출동작을 실행할 수 있게 된다.
또, 어드레스신호가 클럭신호에 관계 없이 디코드되기 때문에 어드레스 디코더(14)의 구성을 종래에 비해 간략화할 수 있게 된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 예컨대 메모리셀(11)을 구성하는 트랜지스터의 도전형으로서 N채널형 대신에 P채널형을 사용하여 구성할 수도 있다.
더욱이, 입출력회로 및 어드레스 디코더는 본 발명의 특징적인 구성이 아니므로, 그 기본적인 기능을 갖춘 것이면 어떠한 구성이라도 관계없다.
[발명의 효과]
이상 설명한 바와같이 본 발명에 의하면, 클럭신호가 이네이블상태로 되기 전에 독출데이터를 지정하는 동작을 완료하여 두고, 클럭신호가 이네이블상태로 된 직후에 비트선의 전하를 방전시키는 동안만으로 데이터를 독출하도록 되어 있기 때문에, 종래와 마찬가지의 소비전력으로 또한 약간의 구성의 첨가만으로 종래에 비해 독출동작을 고속으로 실행할 수 있게 된다.

Claims (1)

  1. 데이터를 기억하는 플립플롭회로(12)와 ; 이 플립플롭회로(12)에 기억된 한쪽의 데이터에 의해 도통제어되는 전계효과 트랜지스터(A11, B11)와, 상기 플립플롭회로(12)에 기억된 한쪽의 데이터의 독출시에 독출되어 데이터를 지정하는 어드레스 디코드신호에 의해 도통제어되는 전계효과 트랜지스터(A12, B12) 및, 이 전계효과 트랜지스터(A12, B12)가 도통상태로 된 후에 이네이블상태로 되는 클럭신호에 의해 도통제어되는 전계효과 트랜지스터(A13, B13)가 비트선(ABL, BBL)과 저전위 전원간에 직렬접속되어 이루어진 트랜지스터열(A11∼A13, B11∼B13) 및 ; 기록 데이터를 상기 플립플롭(12)로 전송제어하는 전송게이트를 갖춘 것을 특징으로 하는 멀티 포트 RAM용 메모리셀.
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