KR950008229B1

KR950008229B1 - 퍼스널 컴퓨터 시스템

Info

Publication number: KR950008229B1
Application number: KR1019920007146A
Authority: KR
Inventors: 플 훠코 다니엘; 안토니오 허넨디즈 루이스; 메티슨 에릭; 리 묄러 데니스; 헨리 레이몬드 조나단; 타사코리 에스매일
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션; 하워드 지. 피거로아
Priority date: 1991-05-28
Filing date: 1992-04-28
Publication date: 1995-07-26
Anticipated expiration: 2012-04-28
Also published as: CA2064162C; DE69226403T2; NO922092D0; CN1067323A; AU1519992A; FI922351A7; MX9202526A; CA2064162A1; NO922092L; EP0518504A1; FI922351A0; CN1029165C; EP0518504B1; DE69226403D1; ES2118792T3; SG46187A1; JPH05101001A; KR920022112A; ATE169135T1; MY114652A

Abstract

내용 없음.

Description

퍼스널 컴퓨터 시스템

제1도는 본 발명을 구현하는 퍼스널 컴퓨터의 사시도.

제2도는 샤시, 커버 및 주 기판 보드를 비롯한 제1도의 퍼스널 컴퓨터의 일부 구성요소들 및 이들간의 상호관계를 보인 분해 사시도.

제3도는 제1도 및 제2도의 퍼스널 컴퓨터의 일부 구성요소들에 대한 개략도.

제4도는 제3도의 버스 인터페이스 컨트롤러로 얻어지는 임의 기능들에 대한 개략도.

제5도는 제1동작 환경에서 버스 인터페이스 컨트롤러의 동작을 예시하는 신호 챠트도.

제6도 내지 제16도는 기타 동작 환경들에서 버스 인터페이스 컨트롤러의 동작을 예시하는, 제5도와 유사한 신호 챠트도.

* 도면의 주요부분에 대한 부호의 설명

10 : 컴퓨터 11 : 모니터

12 : 키이보드 14 : 프린터(혹은 플로터)

19 : 샤시 36 : RAM

38 : BIOS ROM 39 : 매스코프로세서 (MCPU)

40 : SCSI컨트롤러 44 : I/O버스

46 : 비디오 신호 프로세서 (VSP) 50 : D/A변환기

본 발명은 퍼스널 컴퓨터, 보다 특별하게는 로컬 프로세서 버스에 직접 연결한 다수의 ˝마스터(master)˝디바이스들 사이에서 로컬 프로세서 버스 전반에 제어의 중재(arbitration for control over a local processor bus)를 가능케 하므로써 그 성능을 향상시킨 퍼스널 컴퓨터에 관한 것이다.

퍼스펄 컴퓨터들, 특히 IBM퍼스널 컴퓨터들은 오늘날 현대 사회의 각종 분야에서 광범위하게 이용되고 있다. 퍼스널 컴퓨터 시스템을 일반적으로 단일 시스템 프로세서와 관련 휘발성 및 비휘발성 메모리를 지닌 시스템 유닛, 디스플레이 모니터, 키이보드, 하나이상의 디스켓 드라이브, 고정식 디스크 스토리지 및 옵션 프린터로 구성되는 디스크톱형, 플루어 스탠딩형 혹은 포터블형 마이크로컴퓨터로서 정의되다. 이들 시스템의 두드러진 특징중의 하나는 상기 구성 요소들을 서로 연결시키기 위해 마더보드 혹은 시스템 주 기판을 이용한다는 점이다. 이들 시스템은 주로 단일 유져에 독립적인 계산력(computing power)을 부여하도록 설계됨과 아울러 개인이나 혹은 소규모 회사들이 매입하는데 있어 가격이 저렴하다. 상기와 같은 퍼스널 컴퓨터들의 예로써 IBM'S PERSONAL COMPUTER AT 및 IBM'S PERSONAL SYSTEM 12 Model 25,30, L40SX, 50, 55, 65, 70, 80, 90 및 95가 있다.

이들 시스템은 크게 2개의 패밀리로 분류된다. 제1패밀리는 일반직으로 Family I Models로 불리우는 것으로써 IBM PERSONAL COMPUTER AT 및 기타 ˝IBM Compatible˝ 머신에서 찾아볼 수 있는 바와 같은 버스 아키텍춰를 이용한다. 제2패밀리는 Family Ⅱ Models로 불리우며, IBM's PERSONAL SYSTEM 12 Models 50-95에서 채용하는 IBM˝s MICRO CHANNEL 버스 아키텍춰를 이용한다. 초기에, Family I모델들은 전형적으로 Intel 8080 혹은 8086 마이크로프로세서를 시스템 프로세서로서 채용했다. 이들 프로세서들은 1 megabyte의 메모리를 어드레스할 능력을 가지고 있다. 후에, Family I 모델 및 Family Ⅱ 모델들은 전형적으로 고속의 Intel 80286, 80386 및 80486 마이크로프로세서들을 채용했는데, 이 마이크로프로세서들은 리얼 모드(real mode)에서 저속의 Intel 8086 마이크로프로세서를 에뮬레이션 하거나 혹은 보호 모드(protected mode)에서 일부 모델에 대해 어드레싱 범위를 1 megabyte에서 4 Gigabytes로 확장시킬 수 있는 동작을 한다. 본질적으로, 80286, 80386 및 80486 마이크로프로세서의 리얼 모드 특성은 8086 및 8088 마이크로프로세서를 위해서 작성된 소프트웨어와 하드웨어적인 호환성을 제공한다.

퍼스널 컴퓨터 기술이 반전되어 8비트에서 16비트로 그리고 32비트의 넓은 버스 상호 작용(bus interaction)과 리얼 및 보호 모드 동작을 할 수 있는 고속의 마이크로프로세서로 전개되어 감에 따라, 퍼스널 컴퓨터의 아키텍춰를 여러가지의 버스영역으로 분리시킴으로써 실행 성능의 향상이 추구되어 왔다. 보다 특별하게, 원래의 IBM PC에서 확장 버스로 알려진것은 본질적으로 마이크로프로세서(8086 또는 8088)연결부의 직접 확장이었으며 필요에 따라 버퍼링 및 디멀티플렉싱되었다. 이후에, AT버스 사양이 개발되어 광범위하게 이용(산업 표준 아키텍춰(ISA)로 알려짐)됨에 따라, 마이크로프로세서와 버스간의 직접적인 연결을 피하여 로컬 프로세서 버스가 출현하게 되었으며 이에 따라 존재의 확장버스는 입력/출력 버스로 고쳐 부르게 되었다. 전형적으로, 성능을 증대시키기 뒤해서, 로컬 프로세서 버스는 입력/출력 버스보다도 높은 클럭 속도(Hertz로 표시됨)에서 실행된다. IBM AT 아키텍춰는 또한 직접 메모리 엑세스(DMA)인터럽트의 이용을 통해 입력/출력 버스상에서 하나이상의 마이크로프로세서를 실행할 수 있게 했다.

성능 향상이 계속 추구됨에 따라, 비록 가능한 적은수의 집적회로 칩으로 퍼스널 컴퓨터를 작동시키는데 필요한 기능을 강화시킬 수 있는 잠재적 잇점이 있다 하더라도 복수의 마스터들을 채용하는데에는 본질적으로 로컬 프로세서 버스에 대한 엑세스 및 제어에 관하여 충돌과 같은 난제들이 분명하게 존재한다.

이점을 감안하여, 본 발명은 퍼스널 컴퓨터 시스템의 버스 자원(bus resources)을 효율적으로 활용할 수 있게 하므로써 퍼스널 컴퓨터의 동작을 향상시키는 것을 목적으로 한다. 본 발명의 이와같은 목적을 실현하기 위해서 버스 인터페이스 컨트롤러가 이용된다. 버스 인터페이스 컨트롤러는 서로 다른 두 레벨의 중재, 즉 디바이스들간에 로컬 프로세서 데이타 버스로의 엑세스를 위한 중재의 로컬 프로세서 데이타 버스와 디바이스들간에 입력/출력 버스로의 엑세스를 위한 중재를 수행한다.

본 발명의 또다른 목적은 퍼스널 컴퓨터의 입력/출력 버스와 로컬 프로세서 버스가 담당했던 기능들과 아울러 이들 기능과 관련된 중재를 버스 인터페이스 컨트롤러의 이용을 통해 분리하는 것이다. 이 목직을 실현하는데 있어, 본 발명의 버스 인터페이스 컨트롤러는 입력/출력 버스 중앙 중재 제어 포인트와 로컬 버스중재 제어 포인트 사이에서 뿐만 아니라 버스들 사이에서 프로토콜 번역기로서의 역할을 한다.

본 발명의 상기 목적 및 기타 목적들이 첨부 도면을 참조로한 다음의 상세한 설명으로 부터 더욱 분명해 질 것이다.

도면에서 본 발명을 구현하는 마이크로프로세서는 도면 부호 10으로 표시했다(제1도). 상기 컴퓨터(10)는 모니터(11), 키이보드(12) 및 프린터 혹은 플로터(14)를 구비한다. 컴퓨터(10)는 제2도에 보인바와 같이 디지탈 데이타를 처리 및 저장하는 데이타 처리 및 어장 요소들을 수납하기 위한 밀폐량을 구획하는데 있어 샤시(19)와 협동하는 커버(15)를 구비한다. 이들 구성 요소들중 적어도 일부는 다중층 주 기판(20) 또는 마더보드 상에 장착되는데, 상기 다중층 주 기판은 또한 샤시 (19)에 장착되어 상기 구성요소들을 비롯한 컴퓨터(10)의 구성요소들 및 플로피 디스크 드라이브, 각종 직접 엑세스 저장 디바이스, 악세서리 카드(또는 보드)등과 같은 기타 관련 요소들을 전기적으로 상호 접속하는 수단을 제공한다. 샤시(19)는 베이스 및 리어 패널(rear panel)을 구비하며, 자기 또는 광 디스크용 디스크 드라이브, 테이브 백업 드라이브등과 같은 데이타 저장 디바이스를 수납하기 위한 적어도 하나의 개방 베이(open bay)를 구획하고 있다. 예시된 형태에서, 상부 베이(22)는 제1크기의 주변 드라이브(3.5인치 드라이브)를 수납하도록 되어있다. 상부 베이(22)에는 플로피 드스크 드라이브와, 그리고 자체에 삽입되는 디스켓을 수납할 수 있으며 공지된 바와 같이 이 디스켓을 이용하여 데이타를 수신, 저장 및 전송하는 착탈식 직접 엑세스 저장 디바이스가 제공된다.

상기와 같은 구조를 본 발명에 결부시키기에 앞서, 퍼스널 컴퓨터 시스템(10)의 일반적인 동작을 개략적으로 설명하기로 한다. 제3도는 퍼스널 컴퓨터에 대한 개략선도로써, 주 기판(20)상에 장착되는 구성요소, I/O슬롯으로의 상기 주 기판 연결부 및 퍼스널 컴퓨터 시스템의 기타 하드웨어를 비롯하여 본 발명에 따른 시스템(10)과 같은 컴퓨터 시스템의 각종 구성요소들이 예시되어 있다. 주 기판에는 시스템 프로세서(32)가 연결된다. CPU(32)는 소정의 마이크로프로세서로도 이용될 수 있지만은 Intel 80386이 적합하다. CPU(32)는 고속 CPU 로컬 프로세서 데이타 버스(34)를 통해 버스 인터페이스 제어유닛 (35), 휘발성 랜던 엑세스 메모리(RAM) (36) (여기서는 단일의 인라인헝 메모리를 모듈들(SIMMs)로 나타냄) 및 BIOS ROM(38)에 연결되는데, 상기 BIOS ROM(38)에는 CPU(32)로의 기본 입력/출력 동작에 대한 명령이 저장된다. BIOS ROM(38)은 I/O디바이스와 마이크로프로세서(32)의 연산 시스템 사이를 인터페이스하는데 이용되는 BIOS를 포함하고 있다. ROM(38)에 저장된 명령은 RAM(36)내로 복사되어, BIOS의 실행시간을 감소시킬 수 있다.

본 발명은 특히 제3도의 시스템 블럭선도와 관계하여 설명하고 있지만은, 여러가지 다른 주 기판의 하드 웨어적인 구성으로도 본 발명의 장치 방법을 활용할 수 있다. 예컨데, 시스템 프로세서는 Intel 80486 마이크로프로세서로 될수 있다.

이제 제3도에서, 고속 CPU 로컬 프로세서 데이타 버스(34) (데이타, 어드레스 및 제어 성분을 가짐)는 또한 매스코프로세서(39) 및 소형 컴퓨터 시스템 인터페이스(SCSI)컨트롤러(40)과 마이크로프로세서(32)와의 연결을 제공한다. SCSI컨트롤러(40)는 본 기술분야에 전문지식을 가진자에게 잘 공지된 바와 같이 판독전용 메모리(ROM)(41), ROM(32) 및 도면 우측에 표시된 I/O연결부에 의해 이용되는 각종의 외부 디바이스와 연결될 수 있다. SCSI컨트를러(40)는 고정식 혹은 착탈식 미디어 전자기 저장 디바이스(하드 및 프로피 디스크 드라이브로 알려짐) 전기 광학, 테이프 및 기타 저장 디바이스와 같은 저장 메모리 디바이스를 제어하는 데 있어 저장 컨트롤러로서 역할을 한다. 버스 인터페이스 컨트롤러(BIC) (35)는 고속 CPU 로컬 프로세서 데이타 버스(34)와 I/O버스(44)를 결합시킴과 아울러, 여러가지 다른 기능들 중에 프로토콜 번역기, 메모리 컨트롤러 및 DMA 컨트롤러로서 역할을 한다. 버스(44)를 통해서, BIC(35)는 MICRO CHANNEL 어댑더카드(45)를 수납하는 다수의 I/O슬롯을 갖는 MICRO CHANNEL과 같은 광학직 특성 버스와 결합되며, 상기 카드(45)를 또한 I/O디바이스 또는 메모리(도시안됨)에 연결된다. I/O버스(44)는 어드레스 데이타 및 제어성분을 포함하고 있다. I/O버스(44)는 MICRO CHANNEL명세가 아닌 다른 명세를 버스하도록 구성된다. 문자 정보를 저장함과 아울러 영상 또는 그래픽 정보(49도 표시)를 저장하는 비디오 RAM(VRAM)과 관련된 비디오 신호 프로세서 (46)와 같은 각종 I/O성분들이 I/O버스(44)를 따라 결합 된다. 프로세서(46)에 의해 교환된 비디오 신호는 D/A변환기(50)를 통해 모니터 및 다른 디스플레이 디바이스로 전송된다. VSP(46)를 자연 영상 입력/출력으로 언급되는 것과 직접 연결할 수 있는데 상기 자연 입력/출력은 비디오 레코더/플레이어, 카메라 등의 형태를 취한다.

I/O버스(44)는 또한 디지탈 신호 프로세서(DSP) (51)와 결함되는데, 이 DSP(51)는 관련 명령 RAM(52) 및 DSD(51)에 의한 신호 처리용 소프트웨어 명령 및 이와 같은 처리에 포함되는 데이타를 저장하는데 이용가능한 데이타 RAM(54)을 가지고 있다. DSP(51)는 오디오 컨트롤러(55)에 의한 오디오 입력 및 출력의 처리 및 아날로그 인터페이스 컨트롤러(56)에 의한 다른 신호들의 처리를 제공한다. 마지막으로, I/O버스(44)는 관련 EEPROM(59)을 갖는 입력/출력 컨트롤러(58)와 결합되는데, 상기 EEPROM(59)에 의해 입력 및 출력이 플로피 디스크 드라이브, 프린터 혹은 플로터(14), 키이보드(12), 마우스 또는 포인팅 디바이스(도시않됨)을 비롯한 통상적인 주변장치 및 직렬포트에 의해 교환된다.

BIC(35)에 의해 행해지는 기능들에 대한 상세한 설명에 앞서, 먼저 멀티플 마스터 흑은 버스 마스터로 알려진 것의 퍼스널 컴퓨터에 의한 지원에 대해 생각하는 것이 적절하다. 여기서 ˝마스터˝는 프로세서 혹은 버스 및 드라이브 어드레스, 데이타에 대해 이득 제어하고 그리고 버스상의 신호들을 제어하도록된 임의 회로이다. 이와같은 성능들을 가짐으로써, 마스터 디바이스가 시스템 메모리와 다른 디바이스드 사이에서 정보를 전송할 수 있게 된다.

마스터들을 3개의 형태-시스템 마스터(일반적으로 CPU), DMA컨트롤러 및 버스 마스터-로 분할하는 것이 제안되었다. 시스템 마스터는 시스템 구성을 제어 및 관리한다. 이것은 대개 시스템에서 디폴트 마스터이다. 디폴트 마스터는 어떠한 마스터도 버스를 필요로 하지 않을때 버스를 소유한다. DMA마스터는 DMA슬레이브와 메모리 슬레이브 사이에 데이타를 전송하는 특별 형태의 마스터이며, 버스에 대한 중재를 행하지 않지만은 중재기인 DMA슬레이브를 보조한다. 버스 마스터는 버스의 이용을 중재하며, I/O슬레이브 또는 메모리 슬레이브와의 정보 전송을 지원한다. 디바이스를 ˝버스 마스터˝로 하는것은 버스 마스터가 반드시 프로세서를 필요로 하는 것만은 아니기 때문에 혼란이 야기될 수 있다. 또한, 버스 마스터는 다른 버스 마스터에 의해 엑세스될때 슬레이브로서 반응하도록 요청될 수 있다. 버스 마스터는 중재를 통해 버스를 이득 제어하고 그리고 확정된 버스 주기의 실행을 제어할 수 있는 성능으로 구분된다. 일반적으로 세가지 종류의 버스 마스터가 있는바, 다시말해서 완전기능 컨트롤러, 특별기능 컨트롤러 및 프로그램 가능 특별기능 컨트롤러가 있다. 이들 사이의 기본적인 차이점은 유연성, 기능 및 가격이다. 완전기능 버스 마스터는 유연성 및 기능이 가장 뛰어나며 가격이 비싸다. 전형적으로, 완전 기능 버스 마스터는 자체의 프로그램 가능 CPU를 가지며 연산 시스템 소프트웨어를 비롯한 모든 시스템 자원을 제어할 수 있다. 특별기능 컨트롤러는 유연성 및 기능이 낮으며, 가격 또한 저렴하다. 전형적으로, 특별기능 컨트롤러는 특별함수를 실행하기 위해 논리회로를 사용하지만은 CPU는 없으며, 다른 마스터로부터 어떠한 지원도 필요로 하지 않는다. 프로그램 가능 특별 기능 컨트롤러는 버스 마스터의 기능 및/또는 실행 특성을 변형시킬 수 있다. 이와같은 변형은 처리 유닛의 이용 또는 세트 가능한 레지스터를 통해 달성될 수 있다.

CPU(32), MCPU(39) 및 SCSI컨트로러(40)는 고속 로컬프로세서 버스(34)에 직접 연결되는 마스터로서 역할을 하는데 반해, I/O컨트롤러(58), DSP(51) 및 MICRO CHANNEL슬롯에 장착되는 악세서리 보드 (45)는 모두 입력/출력 버스(44)에 직접 결합된 마스로서 역할을 한다.

이와같은 다중 마스터들로 해서, BIC(35)는 입력/출력 버스 및 로컬 프로세서 버스(34)로의 엑세스를 위해 입력/출력 버스(44)에 직접연결된 디바이스들 사이에는 중재 및 로컬 프로세서 버스(34)로의 엑세스를 위해 로컬 프로세서 버스(34)에 직접 결합된 마스터 디바이스와 입력/출력 버스(44)사이에서의 중재를 제공하는 역할을 한다. 이와같은 중재 절차의 ˝레이어링 (layering)˝이 제4도에 예시되어 있는바, 여기에는 이들 기능들을 달성하는데 이용되는 일부 BIC기능 및 신호들이 개략적으로 나타나 있다. 도시된 바와 같이, BIC(35)는 I/O버스(44)와 임의 신호들(ARBUSO, 1,2,3, ; PREEMPT# ; 및 BURST#로 나타냄)과의 교환으로 I/O버스(44)에 대한 중앙 중재 제어포인트(CACP)로서 역할을 함과 아울러, CACP, I/O버스(44)와, 그리고 로컬 프로세서 버스(34)에 직접 연결된 마스터들과 임의 신호들(ARBUS 0,1,2.3, ; PREEMPT# ; BURST# ; BRQ1# 내지 BRQn# ; BGT1# 내지 BGTn# ; CACP_ HOLD ; CACP_HLDA ; CPU_HOLD ; 및 CPU_HLDA로 나타냄)과의 교환으로 로컬 버스 중재 제어 포인터로서 역할을 한다.

중재의 레이어링 및 BIC(35)가 이에 관하여 역할을 하게되는 방식은 제5 내지 16도에 보인 일련의 예를 통해서 더욱 분명해질 것이다. 이를 선도로 나타낸 여러가지의 동작 시스퀀스를 간단히 설명하기 위해, 제5도는 CACP함수로의 제어를 포기하는 LBAP함수를 나타낸다. 제6도는 비-파이프라인(non-pipelined)주기동안 디바이스를 버스 엑세스서로부터 범핑(bumping) 또는 제거(removing)시키는 LBACP함수를 나타낸다. 제7도는 휴지 상태동안 디바이스를 범핑하는 LBACP함수를 나타낸다. 제8도는 휴지상태동안 로컬 프로세서 버스(34)를 포기하는 디바이스를 나타낸다. 제9도는 기록 함수를 실행하는 제2디바이스로의 버스를 포기하는 판독 함수를 실행하는 디바이스를 나타낸다. 제10도는 디폴트마스터, 즉 CPU(32)로의 버스를 포기하는 판독 함수를 실행하는 디바이스를 나타낸다. 제11도는 디폴트 마스터, 즉 CPU(32)로의 버스를 포기하는 기록 함수를 실행하는 디바이스를 나타낸다. 제12도는 CPU(32)를 버핑하고 그리고 다른 디바이스에 버스를 부여하는 LBACP함수를 나타낸다. 제13도는 판독 함수를 실행하는 제1디바이스를 범핑하고 그리고 기록 함수를 실행하는 제2디바이스에 버스를 부여하는 LBACP함수를 나타낸다. 제14도는 기록 함수를 실행하는 제1디바이스를 범핑하고 기록 함수를 실행하는 제2디바이스에 버스를 부여하는 LBACP함수를 나타낸다. 제15도는 판독 함수를 실행하는 디바이스를 범핑하고 그리고 디폴트 마스터, 즉 CPU(3)에 버스를 부여하는 LBACP함수를 나타낸다. 제16도는 기록 함수를 실행하는 디바이스를 범핑하고 그리고 디폴트 마스터, 즉 CPU(32)에 버스를 부여하는 LBACP함수를 나타낸다. 이들 선도 각각은 특별히 식별되는 유의 포인트(significant points)들을 포함하고 있는바, 이에 대해서는 하기에 설명하기로 한다.

주지사항으로, BIC(35)와 각각의 로컬 프로세서 버스(34) 마스터 (실시예에서는 CPU(32),MCPU(39), SCSI(40))는 버스 중재에 전용되는 두개의 신호, 즉 신호 BRQn# 및 BGTn#(문자 ˝n˝은 특정 마스터를 식별하는 디지트로 대체됨)에 의해 연결된다. BRQn#은 마스터로부터 BIC(35)의 LBACP로의 출력으로써 로컬 프로세서 버스(34)의 제어 요청을 표시한다. BRQn#는 활성 LOW신호이다. 마스터들은 BRQn#을 활성 구동하고 로컬 버스(34)를 구동하기에 앞서 BGTn#의 단언(assertion)을 기다린다. 단언된 로컬 버스 마스터는 BGTn#이 비활성으로 샘플링되거나 혹은 BGTn#이 버스 이용을 끝마쳤을때 BRQ#을 비활성으로 취한다. BRQn#을 비활성으로 취함은 어드레스 버스 및 버스 주기 확정 신호들이 높은 임피던스 상태에 놓이게 됨을 표시하는 역할을 한다. BGTn#은 BIC(35)와 LBACP로 부터 마스터로의 출력으로써, 마스터가 로컬 프로세서 버스(34)의 제어를 하여 받았음을 표시한다. BGTn#은 활성 LOW신호이다. 이 신호는 BRQn#이 비활성 구동되거나 혹은 LBACP에 의해 다른 버스 요청이 수신될 때까지 LBACP에 의해 활성을 유지된다. 만일 BGTn#이 LBACP에 의해 비활성으로 취해지면, 현재의 로컬 버스 마스터는 현재의 전송이 완료되는 즉시 버스(BRQn#를 비활성으로 구동)를 해제한다. LBACP는 이전의 마스터가 BRQn#을 비활성으로 구동하고 그리고 마치막 전송을 완료했을때까지 계류중인 다음의 로컬 버스 요청동안 BGTn#을 활성으로 구동한다.

우선순위 및 간단한 교대 공정성 스케임(a priority and simple rotational fairness scheme)이 LBACP로 실시되며, 로컬 버스 디바이스는 최고 우선순위(디바이스 ˝1˝로 표시)로부터 최저 우선순위(디바이스 ˝n˝으로 표시되며, 여기서 문자 ˝n˝은 함수 설계에 제공되는 최고수를 나타낸다)로 우선순위수의 할당으로 서열이 정해진다. 최저 우선순위가 버스를 획득하지 못하도록 하는 최고 우선순위 디바이스의 가능성으로 인해, 버스 엑세스 요청의 미결정은 LBACP가 임의의 단언된 마스터가 데이타 전송을 완료한 후 비활성 상태가 되도록 하며, 다른 모든 요청이 버스 서비스를 수신할때까지 상기 디바이스에 버스를 부여하지 않는다.

입력/출력 버스 디바이스(I/O컨트롤러,디지탈신호 프로세서(51) 혹은 비디오 신호 프로세서(46)등)가 입력/출력 버스(44)를 제어하고 그리고 요청들이 포컬 프로세서 버스(34)상에 계류중일때, LBACP는 로컬 버스 마스터를 대신하여 CACP에 의해 실행되는 I/O버스 중재 주기에서 경합한다. LBACP는 각 마스터에 할당되는 서로다른 중재 레벨을 가지며, 상기한 바처럼 할당되는 우선순위를 인식한다. 만일 어떤 할당된 중재 레벨이 I/O버스 레벨을 확보하면, LBACP는 BURST#를 활성화하고 계류중인 요청을 가지고 있는 모든 로컬 프로세서 버스 마스터들 사이에 버스의 제어를 할당한다. LBACP는 제4도에 CACP_HOLD ; CACP HLDA ; CPU HOLD ; 및 CPU_HLDA로 표시된 신호들을 통해 CACP 및 CPU(32)와 인터페이스한다. 종래의 퍼스널 컴퓨터 시스템에서, 신호 CPU_HOLD 및 CPU_HLDA는 CACP와 CPU사이에서 직접 교환된다. 본 발명에 따른 두 레벨 중제의 상호 작용은 제5도 내지 제16도로부터 더욱 분명해질 것이다. 제5도 내지 제16도의 각 선도에서, 시간의 경과는 라인 CLK2에서의 클럭 주기로 표시된다.

제5도에서, 6개의 특정 시간 포인트가 표시되어 있다. 제1포인트(1)에서, I/O버스에 직접 연결된 디바이스는 고속의 로컬 프로세서 버스(34)에 대한 프리엠티(preempt)를 연습(exercise)한다. 제2포인트(2)에서, 고속의 버스를 이용하고 있는 로컬 프로세서 버스 마스터는 이 신호들을 고임피던스상태에 놓는다. 전송이 완료되면, 상기 디바이스는 버스를 제3포인트(3)에 놓을 준비가 되어 있음을 표시하고(그후 LBACP는 제4포인트(4)에서 버스로의 추가적인 액세즈를 금지시킨다), 디폴트 마스터인 CPU(32)가 홀드 상태에 있음을 확인함과 아울러, 제5포인트(5)에서, CACP를 해제하여 제6포인트(6)에서 버스에 액세스가 가해지도록 한다. 이와같은 시퀀스는 LBACP로부터 CACP로의 제어를 정지시킨다.

로컬 프로세서 버스 마스터에서의 변화가 제6도에 설명되어 있는데, 여기서 시퀀스는 제1포인터 (1)에서 엑세스의 허여를 중지하는 LBACP와 그리고 제2포인터(2)에서 버스를 포기하고 그리고 제3포인트에서 임의 신호들을 고임피던스 상태에 놓은 마스터를 예시한다. 이어서, 제4포인트(4)에서 LBACP는 엑세스를 허여하고, 메모리 제어 논리는 마스터에서 변화를 검출하여 제5포인트(5)에서 RAS#를 비활성화하며, 엑세스를 허여받은 다음의 마스터는 제6포인트(6)에서 버스를 포획(capture)한다.

제7도에서, LBACP은 휴지 상태동안 디바이스를 범핑한다. 제1포인트(1)에서, 로컬 버스 슬레이브는 파이프 라이닝을 요청하고, 현재의 로컬 버스 마스터는 다음 어드레스를 공급할 수 없다. 제2포인트(2)에서 LBACP는 버스에서 휴지 상태동안 BGT#를 비활성화하는데, 그후 제3포인터(3)에서 제l디바이스는 BRGI#를 제거하고 제4포인트(4)에서 임의 신호들을 고임피던스 상태에 놓는다. 제5포인트(5)에서, LBACP는 BGT2#를 활성화시킴으로써 제2디바이스가 버스를 엑세스함을 표시하는데, 그후 제6포인트(6)에서 메모리 제어 논리는 마스터에서의 변화를 검출하여 RAS#를 비활성화한다. 제7포인트(7)에서 제2디바이스는 BGT2#를 검출하여 버스로의 엑세스를 취한다.

제8도는 시퀀스의 결과 휴지 상태동안 제1디바이스가 버스를 해제한다. 제1디바이스는 제1포인트(1)에서 BRQ1#를 제거하므로써 버스를 포기함을 표시하며, 제2포인트(2)에서 임의 신호들을 고임피던스 상태에 놓는다. 그다음, LBACP는 제3포인트(3)에서 BGT1#을 비활성화하고 제4포인트(4)에서 BGT2#를 비활성화하는 바, 이때 제5포인트(5)에서 메모리 제어 논리는 마스터에서의 변화를 검출하고 RAS#를 비활성화한다. 제6포인트(6)에서 제2마스터는 BGT2#를 검출하고 버스를 엑세스한다.

판독 함수를 실행하는 디바이스는 제9도의 시퀀스에서 임의 디바이스에 버스를 부여하여 기록 함수를 실행하도록 한다. NA#에 응답하는 제1디바이스는 제1포인트(1)에서 BRQ1#를 제거하여 버스를 해제할 준비에 있음을 표시함과 아울러 제2포인트(2)에서 임의 신호들을 고임피던스 상태에 놓는다. 그다음, LBACP는 제3포인트(3)에서 BGT1#를 비활성화하고 제4포인트(4)에서 BGT2#를 활성화하는바, 이때 제5포인트(5)에서 메모리 제어 논리는 마스터에서의 변화를 검출하고 RAS#를 비활성화한다. 제6포인트(6)에서 제2마스터는 BGT2#를 검출하고 버스를 엑세스한다.

판독 함수를 실행하는 디바이스는 제10도의 시퀀스에서 버스를 디폴트 마스터 CPU에 부여한다. NA#에 응답하는 상기 디바이스는 제2포인트(1)에서 BRQ1#을 제거하므로써 버스를 해제할 준비에 있음을 표시함과 아울러 제2포인트(2)에서 임의 신호들을 고임피던스 상태에 놓는다. LBACP는 제3포인트(3)에서 BGTI#을 비활성화하고 제4포인트(4)에서 BGT2#를 활성화 하는바, 이때 제5포인트(5)에서 메모리 제어 논리는 마스터에서의 변화를 검출하고 RAS#를 비활성한다. 제6포이트(6)에서 제2마스터는 BGT2#를 검출하고 버스를 엑세스한다.

판독 함수를 실행하는 디바이스는 제10도의 시퀀스에서 버스를 디폴트 마스터 CPU에 부여한다. NA#에 응답하는 상기 디바이스는 제1포인트(1)에서 BRQn#을 제거함으로써 버스를 포기할 준비에 있음을 표시하고 제2포인트(2)에서 임의 신호들을 고임피던스 상태에 놓는다. LBACP는 제3포인트(3)에서 BGTn#을 비활성화하고 제4포인트(4)에서 HOLD를 활성화하는때, 이때 제5포인트(5)에서 메모리 제어 논리는 마 스터에서 변화를 검출하고 RAS#를 비활성화한다. 제6포인트(6)에서 디폴트 마스터는 HOLD를 비활성화하고 버스를 제어한다.

LBACP는 제12도는 시퀀스에서 버스 엑세스 요청을 검출하고 디폴트 마스터 CPU를 범핑하는데, 여기서 디바이스는 제1포인트(1)에서 BRGn#을 활성화한다. 제2포인트(2)에서 LBACP는 BRQN#을 검출하고 HOLD를 활성화한다. 제3포인트(3)에서 CPU는 HLDA를 리턴하고 그리고 이것의 출력 드라이버를 턴오프한다. 제4포인트(4)에서 LBACP는 HLDA를 검출하고 BGTn#을 활성화하는바, 이때 메모리 제어 논리 는 마스터에서 변화를 검출하고, 만일 RAS#가 활성화되면 제5포인트(5)에서 RAS#를 비활성화한다. 이어서, 디바이스는 BGTn#을 검출하고 버스를 엑세스한다.

판독 함수를 실행하는 디바이스는 제13도의 시퀀스에서 버스로부터 범핑되어 디바이스가 기록 동작을 실행하게 된다. LBACP는 제1포인트(1)에서 BGT1#을 비활성화한다. NA#에 응답하는 제1디바이스는 제2포인트(2)에서 BRQ1#를 제거하므로써, 버스를 해제할 준비에 있음을 표시하고 제3포인트(3)에서 임의 신호들을 고임피던스 상태에 놓는다. 그리고나서, LBACP는 제4포인트(4)에서 BGT2#를 활성화하는바,이때 제5포인트(5)에서 메모리 제어 논리는 마스터에서의 변화를 검출하고 RAS#를 비활성화한다. 제6포인트(6)에서 제2마스터는 BGT2#를 검출하고 버스를 엑세스한다.

제14도의 시퀀스에서, 기록 함수를 실행하는 디바이스는 버스로부터 범핑되며, 제2버스에 부여된 버스가 기록 동작을 실행하도록 한다. LBACP는 제1포인트(1)에서 BGT1#을 비활성화한다. NA#에 응답하는 제1디바이스는 제2포인트(2)에서 BRQ1#를 제거함으로써, 버스를 해제할 준비에 있음을 표시하고 제3포인트(3)에서 임의 신호들을 고임피던스 상태에 놓는다. 그리고나서, LBACP는 제4포인트(4)에서 BGT2#를 활성화하는바, 이때 제5포인트(5)에서 메모리 제어 논리 마스터에서의 변화를 검출하고 RAS#를 비활성화 한다. 제6포인트(6)에서 제2마스터는 BGT2#를 검출하고 버스를 엑세스한다.

판독 함수를 실행해온 디바이스는 제15도의 시퀀스에서 디폴트 마스터 CPU에 부여된 버스로부터 범핑된다. LBACP는 제1포인트(1)에서 BGT1#를 활성화한다. NA#에 응답하는 제1디바이스는 제2포인트(2)에서 BGT1#를 제거하므로써, 버스를 해제할 준비에 있음을 표시하며. 제3포인트(3)에서 임의 신호들을 고임피던스 상태에 놓는다. LBACP는 제4포인트(4)에서 HOLD를 비활성화하는바, 이때 메모리 제어논리 는 마스터에서의 변화를 검출하고 제5포인트(5)에서 RAS#를 비활성화한다. 제6포인트(6)에서 디폴트 마스터는 HOLD를 비활성으로 검출하고 버스를 제어한다.

제16도는 시퀀스에서, LBACP는 기록 동작을 실행하는 디바이스를 범핑하고 버스를 디폴트 마스터 CPU에 전송한다 LBACP는 제1포인트(1)에서 BGT1#을 비활성화한다. NA#에 응답하는 제1디바이스는 제2포인트(2)에서 BRQ1#를 제거하므로써, 버스를 해제할 준비에 있음을 표시하고 제3포인트(3)에서 임의 신호들을 고임피던스 상태에 놓는다. LBACP는 제4포인트(4)에서 HOLD를 비활성화하는바, 이때 제5포 인트(5)에서 메모리 제어 논리는 마스터에서의 변화를 검출하고 RAS#를 비활성한다. 제6포인트(6)에서 디폴트 마스터는 HOLD를 비활성 검출하고 버스를 제어한다.

본 발명의 실시예에 제시된 도면 및 명세서에서 특정 용어들이 사용되고 있지만 이들 용어들은 단지 예시적인 것일뿐 제한적인 목적을 갖지는 않는다.

Claims

퍼스널 컴퓨터 시스템에 있어서, 고속 로컬 프로세서 데이타 버스와 ; 입력/출력 데이타 버스와 ; 상기 로컬 프로세서 버스에 직저 연결된 적어도 두개의 마스터 디바이스와 ; 그리고 상기 로컬 프로세서 버스 및 상기 입력/출력 데이타 버스에 직접 연결되어서 상기 로컬 프로세서 버스와 상기 입력/출력 데이타 버스 사이에 통신을 제공하고, 상기 로컬 프로세서 버스로의 엑세스를 위해 상기 로컬 프로세서 버스에 직접 연결된 상기 마스터 디바이스들 사이에서 중재를 제공하고 그리고 상기 입력/출력 데이타 버스로의 엑세스를 위해 상기 입력/출력 데이타 버스에 직접 연결된 임의 디바이스들과 사이 로컬 프로세서 사이에서 중재를 제공하는 버스 인터페이스 컨트롤러를 구비한 것을 특징이 있는 퍼스널 컴퓨터 시스템.
제1항에 있어서, 상기 인터페이스 컨틀롤러는 로컬 버스중재 제어 포인트-이를 통해, 상기 마스터 디바이스가 상기 로컬 프로세서 버스로의 엑세스를 중재한다-를 확정(define)함과 아울러 중앙 중재 제어 포인트-이를 통해, 상기 입력/출력 데이타 버스에 직접 연결된 임의의 디바이스가 상기 입력/출력 데이타 버스로의 엑세스를 중재한다-를 확정하며, 또한 상기 마스터 디바이스 각각은 상기 버스 인터페이스 컨트롤러에 상기 로컬 프로세서 버스에 대한 제어를 요청하는 신호를 내보내고 그리고 상기 인터페이스 컨트롤러는 상기 발신된 상기 로컬 프로세서 버스에 대한 제어를 요청하는 상기 신호에 대하여 이를 허가한다는 허여 신호를 상기 마스터 디바이스 각각에 내보내는 것을 특징이 있는 퍼스널 컴퓨터 시스템.
제2항에 있어서, 상기 버스 인터페이스 컨트롤러는 제어 허여 신호를 발신하기 위해 상기 마스터 디바이스들을 우선 순위로 서열을 정하는 것을 특징이 있는 퍼스널 컴퓨터 시스템.
제3항에 있어서, 상기 버스 인터페이스 컨트롤러는 상기 마스터 디바이스들 사이에 우선 순위를 교대(rotate)시켜, 버스로의 엑세스를 요청하는 신호를 내보내는 다수의 마스터 디바이스들중 로컬 프로세서 버스의 제어를 가장 먼저 얻는 디바이스에 최저 우선권을 할당하는 것을 특징이 있는 퍼스널 컴퓨터 시스템.
제1항에 있어서, 상기 버스 인터페이스 컨트롤러는 로컬 버스중재 제어 포인트-이를 통해, 상기 마스터 디바이스들이 상기 로컬 프로세서 버스로의 엑세스를 중재한-를 확정함과 아울러 중앙 중재 제어 포인트-이를 통해, 상기 입력/출력 데이타 버스에 직접 연결된 임의의 디바이스가 상기 입력/출력 데이타 버스로의 엑세스를 중재한다-를 확정하며, 또한 상기 마스터 디바이스들중 하나는 상기 로컬 프로세서 버스를 보통으로(normally) 제어하는 디폴트 마스터(default master)이며, 상기 두 제어 포인트 둘다는 입력/출력 버스 중재, 프리엠프션(preemption) 및 버스트 데이타 전송을 표시하는 상기 입력/출력 버스 신호들을 서로 교환함과 아울러 상기 중앙 중재 제어 포인트에 의한 중재의 홀드(a hold on arbitration by saidcentral arbitration control point) 및 그러한 홀드의 승인(acknowledgement of such a hold)을 표시하는 신호들을 서로 교환하고, 그리고 상기 로컬 버스 중재 제어 포인트는 상기 디폴트 마스터에 의한 엑세스의 홀드 및 그러한 흘드의 승인을 표시하는 상기 디폴트 마스터 신호들을 교환하는 것을 특징이 있는 퍼스널 컴퓨터 시스템.
퍼스털 컴퓨터 시스템에 있어서, 고속 데이타 버스와 ; 입력/출력 데이타 버스와 ; 상기 고속 데이타 버스에 직접 연결된 마이크로프로세서와 ; 상기 고속 데이타 버스에 직접 연결되어, 데이타를 휘발성으로 저장하는 휘발성 메모리와 ; 데이타를 비휘발성으로 저장하는 비휘발성 메모리와 ; 상기 고속 데이타 버스와 상기 비휘발 메모리에 직접 연결되어, 상기 비휘발 메모리와 통신을 조정하는 저장 컨트롤러(storage controller)와 ; 그리고 상기 고속 데이타 버스와 상기 입력/출력 데이타 버스에 연결되어, 상기 고속 데이타 버스와 상기 입력/출력 데이타 버스 사이에 통신을 제공하고, 상기 고속 데이타 버스로의 엑세스를 위해 상기 저장 컨트롤러와 상기 마이크로프로세서 사이에서 중재를 제공하며, 상기 입력/출력 데이타 버스로의 엑세스를 위해 상기 고속 데이타 버스와 상기 입력/출력 데이타 버스에 직접 연결된 임의의 디바이스들 사이에서 중재를 제공하는 버스 인터페이스 컨트롤러를 구비한 것에 특징이 있는 퍼스널 컴퓨터 시스템.
제6항에 있어서, 상기 버스 인터페이스 컨트롤러는 로컬 버스 중재 제어 포인트-이를 통해, 상기 마이크로프로세서 및 상기 저장 컨트롤러가 상기 로컬 프로세서 버스로의 엑세를 중재한다-를 확정함과 아울러 중앙 중재 제어 포인트-이를 통해, 상기 입력/출력 데이타 버스에 직접 연결된 임의 디바이스들이 입력/출력 데이타 버스로의 엑세스를 중재한다-를 확정하고, 또한 상기 마이크로프로세서 및 상기 저장 컨트 롤러들 각각은 상기 버스 인터페이스 컨트롤러에 상기 로컬 프로세서 버스의 제어 요청을 신호하고 그리고 상기 버스 인터페이스 컨트롤러는 상기 발신된 상기 로컬 프로세서 버스 제어 요청의 허여를 상기 마이크로 프로세서 및 상기 저장 컨트롤러에 신호하는 것을 특징이 있는 퍼스널 컴퓨터 시스템.
제7항에 있어서, 상기 버스 인터페이스 컨트롤러는 제어의 허여를 발신하기 위해 상기 마이크로프로세서 및 상기 저장 컨트롤러를 우선순위로 서열을 정하는 것을 특징이 있는 퍼스널 컴퓨터 시스템.
제8항에 있어서. 상기 버스 인터페이스 컨트롤러는 상기 마이크로프로세서와 상기 저장 컨트롤러 사이에 우선순위를 교대(rotate)하고 그리고 각각 버스 엑세스 요청을 신호하는 상기 마이크로프로세서와 상기 저장 컨트롤러 둘중에서 로컬 프로세서 버스의 제어를 가장 먼저 얻은 것에 최저 우선순위를 할당하는 것을 특징이 있는 퍼스널 컴퓨터 시스템.
제6항에 있어서, 상기 인터페이스 컨트롤러는 로컬 버스중재 제어 포인트-이를 통해, 상기 마이크로프로세서 및 상기 저장 컨트롤러가 상기 로컬 프로세서 버스로의 엑세스를 중재한다-를 확정함과 아울러 중앙 중재 제어 포인트-이를 통해, 상기 입력/출력 데이타 버스에 직접 연결된 임의 디바이스들이 입력/출력 데이타 버스로의 엑세스를 중재한다-를 확정하고, 또한 상기 마이크로프로세서는 상기 로컬 프로세서 버스를 정상적으로 제어하는 디폴트 마스터이며, 상기 제어 포인트 둘다는 입력/출력 버스중재, 프리엠프션 및 버스트 데이타 전송을 표시하는 상기 입력/출력 버스 신호들을 서로 교환함과 아울러 상기 중앙 중재 제어 포인트에 의한 중재의 홀드 및 그러한 홀드의 인식을 표시하는 신호들을 서로 교환하고, 그리고 상기 로컬 버스 중재 제어 포인트는 상기 마이크로프로세서에 의한 엑세스의 홀드 및 그러한 홀드의 인식을 표시하는 상기 마이크로프로세서 신호들을 교환하는 것을 특징이 있는 퍼스널 컴퓨터 시스템.
퍼스널 컴퓨터 시스템에 있어서, 고속 데이타 버스와, 상기 고속 데이타 버스에 직접 연결된 마이크 로프로세서와 ; 상기 고속 데이타 버스에 직접 연결된 수치 코프로세서(numeric co-processor)와 ; 상기 고속 데이타 버스에 연결되어, 데이타를 휘발성으로 저장하는 휘발성 메모리와 ; 데이타를 비휘발성으로 저장하는 비휘발성 메모리와 ; 상기 고속 데이타 버스와 상기 비휘발성 메모리에 직접 결합되어, 상기 비휘발성 메모리와의 통신을 조정하는 저장 컨트롤러와, 입력/출력 데이타 버스와 ; 상기 입력/출력 데이타 버스에 직접 연결된 입력/출력 컨트롤러와 ; 상기 입력/출력 버스에 직접 연결된 디지탈 신호 프로세서와 ; 상기 입력/출력 데이타 버스에 직접 연결된 비디오 신호 프로레서와 ; 그리고 상기 고속 데이타 버스와 상기 입력/출력 데이타 버스에 연결되어, 상기 고속 데이타 버스와 상기 입력/출력 데이타 버스 사이에 통신을 제공하고, 상기 고속 데이타 버스로의 엑세스를 위해 상기 고속 데이타 버스에 직접 연결된 상기 저장 컨트롤러와 수치 코프로세서 사이에서 중재를 제공하며, 상기 입력/출력 데이타 버스로의 엑세스를 위해 상기 입력/출력 컨트롤러와 상기 디지탈 신호 프로세서와 그리고 상기 입력/출력 데이타 버스와 상기 고속 데이타 버스에 직접 연결된 상기 비디오 신호 프로세서 사이에서 중재를 제공하는 버스 인터페이스 컨트롤러를 구비하는 것을 특징이 있는 퍼스널 컴퓨터 시스템.
제11항에 있어서, 상기 버스 인터페이스 컨트롤러는 로컬 버스중제 제어 포인트-이를 통해, 상기 마이크로프로세서 및 상기 저장 컨트롤러가 상기 로컬 프로세서 버스로의 엑세스를 중재한다-를 확정함과 아울러 중앙 중재 제어 포인트-이를 통해, 상기 입력/출력 컨트롤러와 상기 디지탈 신호 프로세서 및 상기 비디오 신호 프로세서가 상기 입력/출력 버스로의 엑세를 중재한다-를 확정하며, 또한 상기 마이크로프로세서와 상기 저장 컨트롤러 각각은 상기 버스 인터페이스 컨트롤러에 상기 로컬 프로세서 버스의 제어 요청을 신호하고 그리고 상기 인터페이스 컨트롤러는 상기 발신된 상기 로컬 프로세서 버스의 제어 요청의 허여를 상기 마이크로프로세서와 상기 저장 컨트롤러 및 상기 수치 코프로세서 각각에 신호하는 것을 특징이 있는 퍼스널 컴퓨터 시스템.
제12항에 있어서, 상기 버스 인터페이스 컨트롤러는 제어의 허여를 발신하기 위해 상기 마이크로프로세서와 상기 저장 컨트롤러 및 상기 수치 코프로세서를 우선순위로 서열을 정하는 것을 특징이 있는 퍼스널 컴퓨터 시스템.
제13항에 있어서, 상기 버스 인터페이스 컨트롤러는 상기 마이크로프로세서와 상기 저장 컨트롤러 및 상기 수치 코프레세사 사이에 우선순위를 교대하고 그리고 각각 버스 엑세스 요청을 신호하는 상기 마이크로 프로세서와 상기 저장 컨트롤러 및 상기 수치 코프로세서 중에서 로컬 프로세서 버스의 제어를 가장 먼저 얻는 것에 최저 우선순위를 할당하는 것을 특징이 있는 퍼스널 컴퓨터 시스템.
제11항에 있어서, 상기 버스 인터페이스 컨트롤러는 로컬 버스 중재 제어 포인트-이를 통해, 마이크로프로세서와 상기 저장 컨트롤러 및 상기 수치 코프로세서가 상기 로컬 프로세서 버스로의 엑세스를 중재한다-를 확정함과 아울러 중앙 중재 제어 포인트-이를 통해, 상기 입력/출력 컨트롤러와 상기 디지탈 신호 프로세서 및 상기 비디오 신호 프로세서가 상기 입력/출력 데이타 버스로의 엑세스를 중재한다-를 확정 하고, 또한 상기 마이크로프로세서는 상기 로컬 프로세서 버스를 정상적으로 제어하는 디폴트 마스터이고, 상기 제어 포인트 둘다는 입력/출력 버스 중재, 프리엠프션 및 버스트 데이타 전송을 표시하는 상기 입력/출력 버스 신호들을 서로 교환함과 아울러 상기 중앙 중재 제어 포인트에 의한 중재의 홀드 및 그러한 홀드의 인식을 표시하는 신호들을 서로 교환하고, 그리고 상기 로컬 버스 중재 제어 포인트는 상기 마이크로프로세서에 의한 엑세스의 홀드 및 그러한 홀드의 인식을 표시하는 상기 마이크로프로세서 신호들을 교환하는 것에 특징이 있는 퍼스널 컴퓨터 시스템.