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KR950006961B1 - 정전위발생용 반도체장치 - Google Patents

정전위발생용 반도체장치 Download PDF

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KR950006961B1
KR950006961B1 KR1019920007151A KR920007151A KR950006961B1 KR 950006961 B1 KR950006961 B1 KR 950006961B1 KR 1019920007151 A KR1019920007151 A KR 1019920007151A KR 920007151 A KR920007151 A KR 920007151A KR 950006961 B1 KR950006961 B1 KR 950006961B1
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KR
South Korea
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transistor
potential
circuit
output
connection point
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KR1019920007151A
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KR920020709A (ko
Inventor
마사루 고야나기
츠요시 에토오
Original Assignee
가부시기가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시기가이샤
다카다이 마사다카
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
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Abstract

내용 없음.

Description

정전위발생용 반도체장치
제1도는 본 발명의 제1실시예에 의한 반도체장치의 회로도.
제2도는 본 발명의 제2실시예에 의한 반도체장치의 회로도.
제3도는 본 발명의 제3실시예에 의한 반도체장치의 회로도.
제4도는 본 발명의 제4실시예에 의한 반도체장치의 회로도.
제5도는 본 발명의 제5실시예에 의한 반도체장치의 회로도.
제6도는 본 발명의 제6실시예에 의한 반도체장치의 회로도.
제7도는 종래의 반도체장치의 일례의 회로도.
제8도는 종래의 반도체장치의 다른예의 회로도.
제9도는 Pch 트랜지스터의 단면구조도.
* 도면의 주요부분에 대한 부호의 설명
OUT : 출력단자 V1,V2 : 입력단자
INV : 인버터회로 NOR : 노어회로
P11~P14 : Pch 트랜지스터 N11~N15 : Nch 트랜지스터
P26 : Pch 트랜지스터 P35 : Nch 트랜지스터
P46 : Pch 트랜지스터 N56,N57 : Pch 트랜지스터
P55,P56 : Pch 트랜지스터 11~15 : 노드
26 : 노드 51 : 노드
53 : 노드 56,57 : 노드
본 발명은 어떤 회로에 정전위를 부여하는데 사용되는 정전위발생용 반도체장치에 관한 것으로, 예를들어 메모리장치의 어떤 셀로부터의 데이타를 독출하는 비트선의 전위를 미리 정전위로 설정하는데 적절하게 사용되는 정전위발생용 반도체장치에 관한 것이다.
제7도는 종래의 정전위발생용 반도체장치의 회로도이다. 이 회로는 간단하게 입력단(V1)에 L(접지)레벨 입력을 부여한 제1동작시에 출력단(Vout)에서 2개의 전원전위(Vcc), (Vss)의 중간 정전위, 예를들면 1/2 Vcc의 정전위가 출력되며, 입력단(V1)에 H레벨 입력을 부여한 제2동작시에는 출력단(Vout)이 L레벨로 고정되는 회로이다. 출력정전위를 1/2 Vcc로 했을 경우의 제1동작시에 있어서, 출력단(Vout)의 전위가 1/2 Vcc에서 어긋났을때 후술하는 출력트랜지스터(N14), (P14)의 온, 오프에 의해 1/2 Vcc로 조정된다.
제7도에 있어서, Nch 및 Pch 트랜지스터(출력트랜지스터)(N14), (P14)가 전원 Vcc, Vss사이에 직렬 접속되어 출력회로(OC)를 구성하고 있다. 이들 트랜지스터(N14), (P14)의 접속점(C1)에 상기 출력단(Vout)이 접속되어 있다.
상기 2개의 트랜지스터(N14), (P14)의 게이트에는 노드(11), (13)를 통해 기준전위 출력회로(ROC)의 2개의 출력단(C2), (C4)이 각각 접속되어 있다. 기준전위 출력회로(ROC)는 상기 제1동작시에 접속점(C1)으로부터의 출력(Vout)을 자동적으로 1/2 Vcc로 제어하기 위한 것이다. 이 회로(ROC)는 전원 Vcc, Vss사이에, Pch 트랜지스터(P11), Nch 트랜지스터(N11), P채널 트랜지스터(12) 및 Nch 트랜지스터(N12)를 직렬 접속한 것이다. 또한, 트랜지스터(P11), (N11)의 접속점(출력단)(C2)을 트랜지스터(N11)이 게이트에 접속하고 있다. 트랜지스터(N11), (P12)의 접속점(C3)을 노드(12)에 의해 트랜지스터(P12)의 백게이트(기판)에 접속하고 있다.
이 트랜지스터(P12)의 게이트를 트랜지스터(P12), (N12)의 접속점(출력단)(C4)에 접속하고 있다. 트랜지스터(P11), (N12)의 콘덕턴스(gm)을 트랜지스터(N11), (P12)의 그것보다도 극단적으로 작게 설정함으로써 노드(11)의 전위는 (Vc3+VthN11)로 된다. 노드(13)의 전위는 (Vc3-VthP12)로 된다. 출력전압(Vout)의 설정은 트랜지스터(P11), (N12)의 비(ratio)로 결정되는 점(C3)의 전원(Vc3)에 의해 임의로 할 수 있다.
다음에는 Vc3가 1/2 Vcc일 경우를 예로서 설명한다. 이것에 의해 상기 제1동작시 출력단(Vout)의 출력이 1/2 Vcc일때에는 출력트랜지스터(N14), (P14)가 함께 오프하고, 그 출력이 1/2 Vcc에서 어긋났을때에는 출력트랜지스터(N14), (P14)의 어느 하나가 온하며, 출력을 1/2 Vcc로 되도록 제어한다. 단, 출력에 불감대를 설치하여 출력트랜지스터(N14), (P14)가 동시에 온하여 관통전류가 흐르는 것을 방지하기 위해, 트랜지스터(P12), (P14)의 스레숄드(VthP12,VthP14)를 │VthP12│＜│VthP14│로 하고 있다.
이것은 트랜지스터(P12)의 백게이트를, 상기한 바와 같이 노드(11)보다도 저전위의 노드(12)에 접속함으로써 달성된다. 또, 트랜지스터(N11), (N14)의 스레숄드(VthN11,VthN14)를 VthN11＜ VthN14로 하여 불감대를 더욱 넓힐 수도 있다. 이것은 트랜지스터(N14)의 채널길이를 트랜지스터(N11)의 그것에 비해 크게 함으로써 달성된다. 이것에 의해 출력은 Vthd(=VthdP+VthdN)(단, VthdP=│VthP14│-│VthP12│, VthdN=VthN14-VthN11)만큼의 불감대를 갖게된다.
상기 제1 및 제2동작의 전환은 제어회로(CC)에 의해 행해진다. 즉, 노드(11)와 전원(Vss)과의 사이에 Nch 트랜지스터(N13)가 접속되어 있다. 노드(13)와 전원(Vcc)와의 사이에 Pch 트랜지스터(13)가 접속되어 있다. 이들 전환용 트랜지스터(N13), (P13)는 동시에 온/오프된다. 즉, 제1동작시에는 함께 오프하고, 제2동작시에 함께 온한다. 이것을 달성하기 위해 트랜지스터(N13)은 인버터(INV)를 통해 트랜지스터(P13)는 직접, 노어회로(NOR)의 출력단에 접속되어 있다. 이 노어회로(NOR)의 한쪽 입력단에 상기 입력단(V1)이 접속되며, 다른쪽 입력단에 전원(Vss)이 접속되어 있다. 이것에 의해 후술하는 바와 같이, 입력단(V1)을 L레벨(Vss)로 하면 제1동작 상태로 되며, H레벨(Vcc)로 하면 제2동작 상태로 된다. 또한 제2동작 상태시는 출력단(Vout)을 L레벨로 고정하기 위해, 출력단(Vout)과 전원(Vss)과의 사이에 Nch 트랜지스터(N15)를 접속하고, 이 게이트를 출력단(Vout)에 접속하고 있다.
다음에 제7도의 회로동작을 설명한다.
입력단(V1)을 Vss레벨로 하면 제1동작 상태로 된다. 즉, 트랜지스터(N15)외에 제어트랜지스터(N13), (P13)도 함께 오프하여, 노드(11), (13)을 전원(Vcc), (Vss)에 떼어낸 상태로 한다. 이때 노드(11), (13)의 전위는 기준전위 출력회로(ROC)로부터의 출력에 의해 결정된다. 즉, 상술한 바와 같이, 노드(11)의 전위는 (1/2 Vcc+VthN11)로 되고, 노드(13)의 전위는 (1/2 Vcc-VthP12)로 된다. 이때문에 출력단(Vout)의 전위가 (1/2 Vcc-VthdN)과 (1/2 Vcc+VthdP)의 사이의 불감대에 있을때에는 출력트랜지스터(N14), (P14)는 함께 오프한다. 단 출력이 불감대의 범위를 넘어서 변동했을 경우에는 트랜지스터(N14), (P14)의 어느 하나가 온하며, 출력을 불감대 사이에 제어한다.
입력단(V1)을 Vcc레벨로 하면 제2동작 상태로 된다. 즉, 제어트랜지스터(N13), (P13)이 함께 온한다. 이것에 의해 노드(11)는 Vss레벨로 되고, 트랜지스터(N14)는 오프한다. 노드(13)는 Vcc레벨로 되고, 트랜지스터(P14)는 오프한다. 이것에 의해 출력단(Vout)은 노드(11), (13)의 영향을 받지 않는 상태로 된다. 이때, 트랜지스터(N15)가 온한다. 이것에 의해 출력단(Vout)은 Vss레벨로 고정된다.
제8도는 다른 종례예를 나타낸 회로도이다.
제8도의 회로는 출력단(Vout)의 불감대의 폭을 좁게하기 위해, 트랜지스터(P12)의 백게이트의 바이어스를 노드(11)에서 취하도록 한 것이다. 즉, 제8도의 회로가 제7도의 회로와 다른 점은 다음과 같다. 즉 다시 Pch 트랜지스터(P25)를 설치한다. 인버터회로(INV)의 출력을 Pch 트랜지스터(P25)의 게이트에 접속하고, Pch 트랜지스터(P25)의 소스를 노드(11)에 접속하고, 드레인을 노드(26)을 통해 Pch 트랜지스터(P12)의 바이어스에 접속하고 있다. 이것에 의해, 제8도의 회로에서는 Pch 트랜지스터(P12)의 바이어스 전위레벨(노드 26의 전위레벨)은 노드(11)의 전위레벨까지 끌어 올려지고 있다. 노드(11)는 노드(12)의 전위보다 Nch 트랜지스터(11)의 스레숄드 분만큼 전위가 높다. 이처럼 노드(26)의 전위를 끌어 올림으로써, Pch 트랜지스터(P12)의 스레숄드가 올라가, Pch 트랜지스터(P14)와 (P12)의 스레숄드가 차가 작아진다. 이것에 의해 제7도의 경우보다도 출력단자(Vout)의 불감대가 좁게 되어 있다.
제7도(제8도)의 회로에 있어서, 제2동작 상태시에는 노드(15), (11)가 접지레벨로 고정되고, 노드(13), (14)가 전원전위로 고정된다. 이때 Pch 트랜지스터(P12)의 바이어스 노드(12)는 Nch 트랜지스터(N11) 및 Pch 트랜지스터(P12)(P25)가 비도통상태로 되어 있기 때문에 플로팅 상태로 되어 버린다. 이 트랜지스터(12)의 단면도가 제9도에 도시된다. 상기 제2동작 상태는 노드(12)(26)의 바이어스층인 N웰(N wel, 1)은 플로팅 상태로 되어 있다. 한편 P+의 드레인(D)의 노드(13)에는 Pch 트랜지스터(P13)을 통해 전원전위가 주어지고 있다. 지금 노드(12)(26)의 전위가 노드(13)보다도 낮다고 하자. 이 경우에는 Pch 트랜지스터(P13)으로부터의 전원전하가 노드(13)의 P+층(드레인 D에서) 노드(12)(26)의 N웰(1)을 통해 P타입층(3)에 주입되어 버린다. 이 경우, 전원에서 P타입층(3)에 상기 전하가 주입되게 되어, 대기(stand by)전류가 증가한다고 하는 결함이 생긴다.
또 P타입층(3)은 대부분의 경우, 바이어스 회로에 의해 마이너스의 전위로 설정되어 있다. 그러나 N웰(1)을 통한 전하주입량이 바이어스회로의 바이어스 능력을 상회할 경우는 P타입층(3)에 정상적인 바이어스 전압이 걸리제 않게 된다. 이것에 의해, P타입층(3)내에 있는 다른 소자의 오동작을 야기하는 일도 있다.
본 발명은 상기를 감안하여 이루어진 것으로서, 그 목적은 대기 전류의 증가나 다른 회로의 오동작을 방지할 수 있게 한 정전위발생용 반도체장치를 얻는데 있다.
본 발명의 장치는 기준전위를 발생하는 기준전위 발생회로와, 제1동작 상태시에 상기 기준전위가 입력되며 이 기준전위의 값과는 무관계로 상기 출력회로가 제어되는 제2동작 상태를 전환하는 전환제어회로와, 상기 제2동작 상태시, 상기 기준전위 발생회로중의 트랜지스터의 드레인과 백게이트와의 전위차를 억제하는 전위차 억제회로를 구비하는 것으로서 구성된다.
입력단에 있는 레벨의 입력을 가하면, 기준전위 발생회로로부터의 기준전위가 출력회로에 가해지는 것이 저지되어, 기준전위 발생회로중의 트랜지스터의 드레인과 백게이트와의 사이의 전위차가 전위차 억제회로에 의해 제어된다.
이것에 의해 트랜지스터의 드레인측 노드에서 백게이트(반도체기판)측 노드에 전하가 유입되는 것이 방지된다.
[실시예]
이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.
제1도는 본 발명의 일실시예의 회로도이다. 제1도의 회로는 제7도에서 설명한 것과 같은 제2동작 상태시에 있어서, 트랜지스터(12)의 백게이트(반도체기판)를 Vcc레벨로 함으로써, 백게이트(노드 12)와 드레인(노드 13)의 전위차를 작게하여, 노드(13)에서 노드(12)로의 전하의 유입이 생기지 않도록 한 것이다.
동 도면에 있어서, Pch 트랜지스터(P35)는 그 드레인이 Pch 트랜지스터(P12)의 바이어스점 및 노드(12)에 접속되고, 소스가 전원에 접속되며, 게이트가 노드(15)에 접속되어 있다. 그밖의 구성은 제7도와 같다. 또, Pch 트랜지스터(P12)의 단면이 제9도에 표시되는 것도 마찬가지이다.
상기 제1도의 회로의 동작을 설명한다.
입력단자(V1)의 전위를 전원전위(Vcc)로 한 제2동작시에는 상술한 바와 같이 노드(15), (11)가 접지레벨(Vss)로, 노드(13), (14)가 전원전위(Vcc)로 고정되게 된다. 이것에 더해서 종래는 플로팅으로 되어 있던 노드(12)의 전위가 Pch 트랜지스터(P35)에 의해 전원전위(Vcc)까지 올라가게 된다. 즉 이 Pch 트랜지스터(P35)의 게이트는 Pch 트랜지스터(P13)의 게이트 및 노어회로(NOR)의 출력단에 접속되어 있다. 이것에 의해 노드(12)는 노드(13)와 같은 전원전위가 높은 레벨로 된다. 이때문에 노드(12)에 접속되어 있는 Pch 트랜지스터(P12)의 N웰의 전위가 노드(13)의 전위보다도 낮게는 되지 않는다. 이때문에 노드(13)에서 N웰(1)을 통해 P타입층(3)에의 전하주입이 발생하지 않는다. 이것에 의해 종래 발생하고 있던 대기전류의 증가나 다른 회로의 오동작이 방지된다.
제2도는 본 발명의 다른 실시예의 회로도이다. 제2도의 동작원리는 제1도와 같다. 동 도면에 있어서, Pch 트랜지스터(P46)는 그 드레인이 Pch 트랜지스터(P12)의 바이어스 및 노드(26)에 접속되고, 소스가 전원에 접속되며, 게이트가 노드(15)에 접속되어있다. 그밖의 구성에 대해서는 제8도와 같다.
입력단자(V1)의 전위를 전원전위까지 끌어올린 제2동작 상태시에는 상술한 바와 같이 노드(15), (11)가 접지레벨로, 노드(13), (14)가 전원전위로 고정된다. 이것에 대해서 Pch 트랜지스터(P46)에 의해 노드(12)에 접속되어 있는 Pch 트랜지스터(P12)의 N웰(1)의 전위를, 드레인(노드 13)보다도 낮은 레벨로 되지 않도록 할 수 있다. 이때문에 드레인내(노드 13)에서 P타입층(3)으로의 N웰(1)을 통한 전하주입이 발생하지 않는다. 이때문에 종래 발생하고 있던 대기전류의 증가나 다른 회로의 오동작을 방지할 수 있다.
제1도에 있어서의 트랜지스터(P35), 제2도에 있어서의 트랜지스터(P46)의 소스 노드를 제3도, 제4도에 나타낸 것처럼 노드(13)에 접속해도 같은 효과가 얻어진다.
제5도는 본 발명의 다른 실시예의 회로도이다. 제5도는 제2동작 상태시에 제어트랜지스터(N13), (P13)의 온에 의한 레벨변화가 기준전위 발생회로(ROC)에 접속점(C2), (C4)에 전달되지 않도록 하여 트랜지스터(P12)의 백게이트(노드 12)와 드레인(노드 53)과의 사이에 전위차가 생기지 않도록 한 것이다.
제5도에서 알 수 있듯이, Nch 트랜지스터(N14)의 게이트에 접속되는 노드(56)와 Pch 트랜지스터(P11)와 Nch 트랜지스터(N11)의 접속점에 접속되는 노드(51)와의 사이에 Nch 트랜지스터(N56)와 Pch 트랜지스터(P55)로 이루어진 MOS스위치(SW1)가 삽입, 접속되어 있다. 또한 Pch 트랜지스터(P14)의 게이트에 접속되는 노드(57)과, Pch 트랜지스터(P12)와 Nch 트랜지스터(N12)의 접속점에 접속되는 노드(53)와의 사이에, Pch 트랜지스터(P56)와 Nch 트랜지스터(N57)로 이루어진 MOS스위치(SW2)가 삽입, 접속되어 있다. 또, 노어회로(NOR)의 한쪽의 입력단에는 입력단자(V1)가, 다른쪽 입력단에는 입력단자(V2)가 각각 접속되어 있다. 그밖의 구성은 제7도의 회로와 같다.
입력단자(V1)의 전압을 전원전압(Vcc)까지 상승시킨 제2동작 상태시 노드(57)는 Pch 트랜지스터(P13)를 통해 전원전위까지 상승한다. 그러나, 노드(53)와 노드(57)사이에 접속되어 있는 MOS스위치(SW2)가 닫혀 있으므로, 노드(53)의 전위는 상승하지 않는다. 또, 이 경우, 노드(14)의 전위는 전원전위로 된다. 이것에 의해 Nch 트랜지스터(N13)가 도통하고, 노드(56)가 접지전위로 고정된다. 그러나 노드(51)와 노드(56) 사이에 개재하는 MOS스위치(SW1)가 닫혀 있으므로 노드(51)는 접지전위로는 되지 않는다. 따라서 노드(12)에 접속되어 있는 Pch 트랜지스터(P12)의 N웰(1)의 전위는 드레인(D)(노드 53)보다도 낮은 레벨로는 되지 않는다. 이때문에 노드(53)(드레인 D)에서 P타입층(3)으로 N웰(1)을 통해, 전하가 주입되는 일은 없다. 따라서 종래 발생하고 있던 대기전류의 증기나 다른 회로의 오동작은 방지된다.
제6도는 본 발명이 또 다른 실시예의 회로도이다. 제6도의 동작원리는 제5도와 같다.
제6도에서 알 수 있듯이 Pch 트랜지스터(P12)의 바이어스는 노드(12)부터가 아니라 노드(51)에서 공급된다. 그밖의 구성은 제5도와 같다.
입력단자(V1)의 전압을 전원전압까지 상승시킨 제2동작 상태시 노드(57)는 Pch 트랜지스터(P13)을 통해 전원전위까지 상승한다. 그러나 노드(53)와 노드(57) 사이에 접속되어 있는 MOS스위치(SW2)가 닫혀 있으므로, 노드(53)의 전위는 상승하지 않는다. 또, 이 경우, 노드(14)의 전위는 전원전위로 된다. 이것에 의해 Nch 트랜지스터(N13)가 도통하고, 노드(56)를 접지전위로 고정시킨다. 그러나, 노드(51)와 노드(56) 사이에 개재하는 MOS스위치(SW1)가 닫혀 있으므로 노드(51)는 접지전위로는 되지 않는다. 따라서 노드(51)에 접속되어 있는 트랜지스터(P12)의 N웰(1)의 전위는 드레인(D)(노드 53)보다 낮은 전위로는 되지 않는다. 이때문에 노드(53)에서 P타입층(3)으로, N웰을 통해 전하가 주입되는 일은 없다.
따라서, 종래 발생하고 있던 대기전류의 증가나 다른 회로의 오동작을 방지할 수 있다.
그리고, 제5도, 제6도의 회로는 입력단자(V1), (V2)를 갖는다. 입력단자(V2)를 Vcc레벨로 하여 제2동작 상태로 할 수도 있다. 이경우, 출력단(Vout)은 플로팅 상태로 된다.
제1도~제6도에 있어서의 기준전위 출력회로(ROC)중의 트랜지스터(P11), (N12) 대신 다른 한류수단(限流手段), 예를들어 저항소자를 사용할 수도 있다.
이상 기술한 바와 같이 본 발명에 의하면 정전위발생용 반도체장치에 있어서, 대기전류의 증가나 다른 회로의 오동작을 방지할 수 있다.

Claims (15)

  1. 기준전위를 발생하는 기준전위 발생회로(ROC)와, 제1동작 상태시에서 상기 기준전위가 입력되고, 이 기준전위의 값에 의해 미리 정한 전위의 출력을 출력단(Vout)에 출력하는 출력회로(OC)와, 입력단에 가해진 전환 신호의 레벨에 따라 상기 제1동작 상태와, 상기 기준전위의 값과는 무관계로 상기 출력회로가 제어되는 제2동작 상태를 전환하는 전환제어회로(cc)와, 상기 제2동작 상태시에, 상기 기준전위 발생회로중의 트랜지스터(P12)의 드레인과 백게이트와의 전위차를 억제하는 전위차 억제회로를 구비하는 것을 특징으로 하는 정전위발생용 반도체장치.
  2. 제1항에 있어서, 상기 출력회로는 제1전원(Vcc)과 제2전원(Vss)과의 사이에 제1도전형의 제1트랜지스터(N14)와 제2도전형의 제2트랜지스터(P14)를 직렬로 접속한 것이며, 상기 제1 및 제2트랜지스터의 접속점이 상기 출력단에 접속되어 있고, 상기 기준전위 발생회로는 제1 및 제2기준전위 출력단(C2, C4)를 가지며, 그 출력단은 상기 출력회로의 제1 및 제2트랜지스터의 게이트에 상기 출력단의 전위가 선정한 값에 있을 때에는 상기 제1 및 제2트랜지스터가 함께 오프하고, 상기 선정한 값에서 변동했을 때에는 상기 제1 및 제2트랜지스터의 한쪽이 온하여 상기 출력단을 상기 제1 및 제2전원의 어느 하나에 도통시켜 상기 출력단의 전위를 상기 선정한 값으로 조정하는 제1 및 제2기준전위를 출력시키는 것인 정전위발생용 반도체장치.
  3. 제2항에 있어서, 상기 기준전위 발생회로는 상기 제1 및 제2전원 사이에 제2도전형의 제3트랜지스터(P11), 제1도전형의 제4트랜지스터(N11), 제2도전형의 제5트랜지스터 및 제1도전형의 제6트랜지스터(N12)를 직렬로 접속하고, 상기 제3 및 제6트랜지스터의 게이트를 각각 상기 제2 및 제1전원에 접속하고, 제4트랜지스터의 게이트를 상기 제3 및 제4트랜지스터의 접속점인 제1접속점에 접속하고, 제5트랜지스터의 게이트를 상기 제5 및 제6트랜지스터의 접속점인 제2접속점에 접속하며, 상기 제1 및 제2 접속점이 각각 상기 제1 및 제2기준전위 출력단으로서 사용되고 있는 정전위발생용 반도체장치.
  4. 제3항에 있어서, 상기 제5트랜지스터의 백게이트가 상기 제4 및 제5트랜지스터의 접속점인 제3접속점(C3)에 접속되어 있는 정전위발생용 반도체장치.
  5. 제3항에 있어서, 상기 제5트랜지스터의 백게이트를 상기 제1 및 제2동작시에 각각 온 및 오프하는 제7트랜지스터(P25)를 통해 상기 제1접속점에 접속한 정전위발생용 반도체장치.
  6. 제3항에 있어서, 상기 제5트랜지스터의 백게이트를 상기 제1접속점에 직접 접속한 정전위발생용 반도체장치.
  7. 제4항에 있어서, 상기 전위차 억제회로는 상기 제5트랜지스터의 백게이트를 상기 제1 및 제2동작시에 각각 온 및 오프하는 제8트랜지스터(P35)를 통해 상기 제1전원에 접속한 것인 정전위발생용 반도체장치.
  8. 제4항에 있어서, 상기 전위차 억제회로는 상기 제5트랜지스터의 백게이트를 상기 제1 및 제2동작시에 각각 온 및 오프하는 제8트랜지스터를 통해, 상기 제2접속점에 접속시킨 것인 정전위발생용 반도체장치.
  9. 제5항에 있어서, 상기 전위차 억제회로는 상기 제5트랜지스터의 백게이트를 상기 제1 및 제2동작시에 각각 오프 및 온하는 제9트랜지스터(P46)를 통해 상기 제1전원에 접속한 것인 정전위발생용 반도체장치.
  10. 제5항에 있어서, 상기 전위차 억제회로는 상기 제5트랜지스터의 백게이트를 상기 제1 및 제2동작시에 각각 오프 및 온하는 제9트랜지스터(P46)를 통해 상기 제2접속점에 접속한 것인 정전위발생용 반도체장치.
  11. 제4항에 있어서, 상기 전위차 억제회로는 상기 제1접속점과 상기 제1트랜지스터의 게이트와의 사이에 상기 제1 및 제2동작 상태시에 각각 온 및 오프하는 제1스위치(SW1)을 접속하고, 상기 제2접속점과 상기 제2트랜지스터의 게이트와의 사이에 상기 제1 및 제2동작 상태시에 각각 온 및 오프하는 제2스위치(SW2)를 접속한 것으로서 구성되는 정전위발생용 반도체장치.
  12. 제6항에 있어서, 상기 전위차 억제회로는 상기 제1접속점과 상기 제1트랜지스터의 게이트와의 사이에 상기 제1 및 제2동작 상태시에 각각 온 및 오프하는 제1스위치(SW1)을 접속하고, 상기 제2접속점과 상기 제2트랜지스터의 게이트와의 사이에 상기 제1 및 제2동작 상태시 각각 온 및 오프하는 제2스위치(SW2)를 접속한 것으로서 구성되는 정전위발생용 반도체장치.
  13. 제2항 내지 제12항중 어느 한 항에 있어서, 상기 전환제어회로는 상기 제1트랜지스터의 게이트를 상기 제1 및 제2동작 상태시에 각각 오프 및 온하는 제3스위치(N13)를 통해, 상기 제2전원에 접속하고, 상기 제2트랜지스터의 게이트를 상기 제1 및 제2동작 상태시에 각각 오프 및 온하는 제4스위치(P14)를 통해, 상기 제1전원에 접속한 것으로서 구성되는 정전위발생용 반도체장치.
  14. 제1항에 있어서, 상기 전위차 억제회로는 상기 제2동작 상태시에 상기 출력회로에 고정전위를 부여하는 수단(N13, P13)을 갖는 정전위발생용 반도체장치.
  15. 제1항에 있어서, 상기 전위차 억제회로는 상기 제2동작 상태시에, 상기 기준전위 발생회로와 상기 출력회로를 전기적으로 절리하는 수단(SW1, SW2)을 갖는 정전위발생용 반도체장치.
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