KR950004869B1

KR950004869B1 - 불휘발성 반도체 기억장치

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Publication number: KR950004869B1
Application number: KR1019920018861A
Authority: KR
Inventors: 요시유키 다나카; 야스오 이토; 마사키 모모도미; 요시히사 이와타; 도모하루 다나카
Original assignee: 가부시키가이샤 도시바; 사토 후미오
Priority date: 1991-10-14
Filing date: 1992-10-14
Publication date: 1995-05-15
Anticipated expiration: 2012-10-14
Also published as: EP0537973B1; DE69221809T2; EP0537973A2; JPH05109292A; DE69221809D1; US5278794A; EP0537973A3

Abstract

내용 없음.

Description

불휘발성 반도체 기억장치

제1도는 본 발명의 1실시예에 따른 낸드(NAND)셀형 EEPROM(electrically erasable and programmable read-only memory)의 전체적 구조를 개략적으로 나타낸 도면.

제2도는(a)는 제1도에 도시된 메모리셀 어레이에 포함된 1개의 낸드셀부의 정면도, 제2도(b)는 제1도(a)에 도시된 낸드셀부의 등가회로를 나타낸 도면.

제3도(a) 및 제3도(b)는 제2도(a)와 제2도(b)에 도시된 낸드셀부의 2개의 다른 직교하는 방향 A-A 및 B-B에 따른 단면 구조를 설명하기 위한 도면.

제4도는 제1도에 도시된 메모리셀 어레이부의 내부적 메모리셀의 전체적 배열을 나타낸 도면.

제5도는 제1도에 도시된 메모리셀 어레이부의 용장(冗長)회로를 포함한 복수의 내부 셀블록의 전체구성을 나타낸 도면.

제6도는 제1도에 도시된 행디코더의 내부회로 구성을 나타낸 도면.

제7도는 제6도에 도시된 행디코더내에 설치된 블록 선택회로를 나타낸 도면.

제8도는 제1도에 도시된 행용장회로내에 설치되면서 용장블록의 사용을 결정하는 회로를 나타낸 도면.

제9도는 제1도에 도시된 행용장회로내에 설치되면서 불량블록 어드레스를 기억하는 회로를 나타낸 도면.

제10도는 제1도에 도시된 행용장회로내에 설치되면서 불량블록을 용장블록과 치환하기 위한 논리회로를 나타낸 도면.

제11도는 제7도에 도시된 블록 선택회로에 포함된 활성화신호 발생회로를 나타낸 도면.

제12도는 제1도에 도시된 비트선 제어회로의 내부회로 구성을 나타낸 도면.

제13도는 제1도에 도시된 열용장회로의 사용을 결정하는 회로를 나타낸 도면.

제14도는 용장열 선택회로를 나타낸 도면.

제15도는 제1도에 도시된 열용장회로내에 설치되면서 불량 열어드레스를 기억하는 회로를 나타낸 도면.

제16도는 제1도에 도시된 열용장회로내에 설치되면서 불량열을 용장열과 치환하기 위한 논리회로를 나타낸 도면.

제17도는 제14도에 도시된 열선택회로에 포함된 활성화신호 발생회로를 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 기판 12 : 소자분리 산화막

13 : 게이트절연막 14-1~14-8 : 부유게이트

14-9,14-10,16-9,16-10 : 선택게이트층

15 : 절연막 16 : 게이트전극

16-1~16-8 : 제어게이트 전극 17 : CVD산화막

18 : 금속배선 19 : N형 확산층

20 : EEPROM 21 : 메모리셀 어레이

22 : 행디코더 22-1 : 블록 선택회로

22-2 : 고전압 스위치 23 : 워드선 제어기

24 : 기판전위 제어회로 25 : 데이터 입력버퍼

26 : 비트선 제어회로 27 : 열디코더

28 : 어드레스 버퍼 29 : 행용장회로

30 : 열용장회로 32-1,32-2 : 낸드셀 블록

34 : 용장용 열

40 : 용장용 블록의 사용 여부를 결정하는 회로

42,46a : 퓨즈

44 : 불량 낸드셀 블록의 어드레스를 기억하는 회로

47,48 : 전송게이트 회로 50 : 로직을 취한 회로

52 : 활성화신호 출력회로 60 : 용장열 사용결정회로

63 : 불량 열어드레스 기억회로 66 : 열치환 로직회로

CG1~CG8 : 제어게이트선(워드선) BLi : 비트선

CENBL : 열게이트 활성화신호 CLSi : 열선택회로

CSL : 열선택신호 ERASE, ERASEB : 제어신호

IO₀~IO₇: 입출력선 M1~M8 : 메모리셀 트랜지터

N1,N2,N3,N4,N5 : 노드 RENBL : 비용장 활성화신호

REREC : 용장블록 활성화신호 RESET : 리세트신호

RSk : 용장블록 어드레스신호 S1 : 제1선택 트랜지스터

S2 : 제2선택 트랜지스터 SGD : 드레인측 선택게이트

SGS : 소오스측 선택게이트 SPRBk, ASPRiBi : 신호

SG1,SG2 : 제1 및 제2선택 게이트선

Vs : 공통 소오스전위

[산업상의 이용분야]

본 발명은 불휘발성 반도체 기억장치에 관한 것으로, 특히 각 데이터 저장 트랜지스터를 포함하는 메모리셀 어레이를 갖춘 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 기억장치에 관한 것이다.

또한, 본 발명의 특징은 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 기억장치를 위한 용장회로에 관한 것이다.

[종래의 기술 및 그 문제점]

근년, EEPROM장치의 하나로서 고집적화된 낸드셀형 EEPROM이 개발되어 있는 바, 이와 같은 종류의 EEPROM에 의하면 메모리셀의 열 및 행 어레이는 병렬인 비트선에 각각 접속된 복수의 셀부로 분할되어 있고, 이들 각각은 그들 소오스 및 드레인을 인접하는 것끼리 공용시킨 직렬접속의 메모리셀 트랜지스터에 의해 구성되어 있다. 여기서, 이들 메모리셀 트랜지스터의 각각은 전하축적층으로서 절연된 게이트(부유게이트)전극 및 대응되는 워드선에 접속된 제어전극을 갖춘 금속산화물 반도체 트랜지스터(MOSFET)이다.

상기 낸드셀 어레이는 P형 실리콘기판 또는 N형 실리콘기판중에 형성된 P형 웰영역에 구성되고, 각 낸드셀부의 제1단부에 위치하는 메모리셀 트랜지스터 드레인은 제1선택 트랜지스터를 매개로 대응되는 비트선에 접속된다. 또한, 각 낸드셀부의 제2단부에 위치하는 다른 메모리셀 트랜지스터의 소오스는 제2선택 트랜지스터를 매개로 공통 소오스선(기준전위배선)에 접속되고, 메모리셀 트랜지스터의 제어게이트는 행방향으로 연속적으로 결합되어 워드선을 구성한다.

이와같이 구성된 종래의 낸드셀형 EEPROM의 동작은 다음과 같다. 선택된 셀부에 대한 데이터 기록동작은 상기 셀부에 포함된 메모리셀 트랜지스터중 관련된 대응 비트선상에 제1선택 트랜지스터를 매개로 접속되기 때문에 가장 먼 위치의 메모리셀(즉, 제2선택 트랜지스터를 매개로 소오스선에 접속된 메모리 트랜지스터)로부터 순차적으로 데이터 기록이 수행된다.

그리고, 현재 선택되어 있는 메모리셀 트랜지스터의 제어게이트에는 승압된 고전압(Vpp : 예컨대, 20볼트)이 인가되고, 이와 같이 선택된 메모리셀 트랜지스터와 제1선택 트랜지스터 사이에 위치하는 메모리셀 트랜지스터의 제어게이트와, 제1선택 트랜지스터의 선택게이트에는 중간전위(V_ppM: 예컨대, 10볼트 정도)가 인가됨으로써 도전성으로 만든다. 여기서, 상기 대응되는 비트선에는 기록 데이터의 논리치에 따라 셀전압 또는 중간전위(V_ppM)가 인가된다.

상기 비트선에 셀전압이 인가될 경우, 그 전위는 상기한 도통상태로 된 트랜지스터를 매개로 현재 선택되어 있는 메모리셀 트랜지스터의 드레인으로 전송됨에 따라 드레인으로부터 부유게이트 전극으로 전자주입이 발생하여 선택되어 있는 메모리셀 트랜지스터의 임계치가 정방향으로 이동된다. 이 상태는, 예컨대 논리 ＂0＂격납상태로 정의되고, 또한 비트선 중간전위(V_ppM)가 인가된 경우에는 상기 전자주입이 일어나지 않음에 따라 선택된 메모리셀 트랜지스터의 임계치는 충전되어 있지 않은 상태인 바, 이 상태는 논리 ＂1＂상태이다.

여기서, 데이터 소거는 낸드셀형 EEPROM의 메모리 어레이의 전체 메모리셀 트랜지스터에 대해 일괄하여 동시에 수행한다. 특히, 전체 제어게이트를 전위적으로 셀전압으로 설정하고, (1) 비트선 및 공통 소오스선을 전기적으로 부유상태로 하면서 (2) P형 웰영역 및 N형 기판에 20볼트의 고전압이 인가된다. 그 결과 전체 메모리셀 트랜지스터에 있어서, 부유게이트 전극에 존재하고 있는 전자가 P형 웰영역으로 방출되어 전체 메모리셀 트랜지스터의 임계치를 부방향으로 이동시킨다.

그리고, 데이터 독출동작은 선택된 메모리셀 트랜지스터의 제어게이트를 셀전압으로 하고, 그 외의 메모리셀 트랜지스터의 제어게이트 및 선택게이트를 전원전압(Vcc : 예컨대, 5볼트)으로 설정하면서 선택된 메모리셀 트랜지스터에서 전류가 흐르는가의 여부를 검출함으로써 수행된다.

현행의 낸드셀형 EEPROM의 어려운 문제의 하나는 다음과 같다. 종래의 불휘발성 반도체 메모리의 경우와 달리 낸드셀형 EEPROM에서는 제조공정에서 어떻게든지 발생하는 불량셀 또는 불량셀들을 공지의 현행 용장회로 방식을 이용하여 구제하는 것이 결코 용이하지 않다. 즉, 제조공정의 최종 검사에서 발견된 불량셀을 포함하는 곳이 있는 워드선에 연결된 셀을 동일의 칩 기판상에 미리 설치된 용장셀의 서브어레이의 대응되는 것과 내부배열을 변경함으로써 치환하여 불량셀 서브어레이를 구제할 수는 없는데 그 이유는 다음과 같다.

현행의 낸드셀형 EEPROM에 의하면, 기록 및 독출 동작시에는 상기한 바와 같이 비선택 메모리셀 트랜지스터가 목적 선택셀 트랜지스터, 또는 목적 선택셀 트랜지스터로부터의 데이터 전송을 허용하는 ＂전송게이트＂로서 작용한다는 특수성이 있다. 따라서, 불량셀 서브어레이를 워드선 단위로 용장셀 서브어레이로 치환하여도 그 불량셀을 포함한 낸드셀 블록이 결과적으로 정상적인 동작을 제공하는 것은 기대할 수 없다. 실제로, 낸드셀 EEPROM의 기술분야에서는 불량셀 구제를 위한 용장회로 구성이 반도체 제조업자에 의해 오래동안 요구되어 왔음에도 불구하고, 아직 실현되지 않고 있는데, 이는 낸드셀 EEPROM 제조분야의 향상을 저지하는 심각한 장해로 되고 있다.

[발명의 목적]

본 발명은 상기한 점을 감안하여 발명된 것으로, 신규하면서 개선된 전기적 소거가 가능한 프로그래머블 불휘발성 반도체 기억장치를 제공함에 그 목적이 있다.

또한, 본 발명은 불량셀을 구제하는 용장회로 구성을 갖춤으로써 높은 제조효율을 달성할 수 있는 신규하면서 개선된 전기적으로 소거가 가능한 프로그래머블 불휘발성 반도체 기억장치를 제공함에 그 목적이 있다.

[발명의 구성 및 작용]

상기 목적을 달성하기 위한 본 발명은, 복수의 병렬 비트선과 관련된 메모리셀 행열의 어레이를 구비하고 있고, 상기 메모리셀의 각각은 상기 기판상에서 절연된 전하축적층과 그 위에 절연적으로 적층된 제어게이트 전극을 갖춘 1개의 트랜지스터를 포함하며, 이는 상기 기판과 상기 전하축적층 사이에서의 전하의 이동에 의해 전기적인 데이터의 교환을 허용한다. 그리고, 상기 메모리셀 어레이는 복수의 블록으로 분할되어 있고, 각각은 복수의 낸드셀부를 포함한다. 여기서, 각 낸드셀부는 미리 결정된 수의 메모리셀 트랜지스터의 직렬회로를 포함한다. 그리고, 용량 메모리셀 어레이는 상기 메모리셀 어레이에 인접하도록 설치되어 적어도 1개의 예비 셀블록을 포함하고 있다. 또, 용장회로수단은 상기 블록과 관련되면서 그 중에 불량셀이 포함된 불량블록을 상기 예비 셀블록으로 치환한다.

[실시예]

이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.

제1도는 본 발명의 제1실시예에 따른 낸드셀 구조의 전기적 소거가 가능한 프로그래머블 롬(EEPROM)을 나타낸 것으로, 여기서 EEPROM은 참조부호 ＂20＂에 의해 일반적으로 나타내고, 이 EEPROM(20)은 열 및 행으로 배열된 메모리셀 어레이(21)를 포함하며, 이 메모리셀 어레이(21)는 P형 실리콘기판(제3도(a) 및 제3도(b)에 참조부호 11에 의해 도시되어 있음)에 형성되어 있는데, 상기 메모리셀 어레이(21)는 N형 실리콘기판중의 P형 웰영역에 구성되어도 된다. 그리고, 상기 메모리셀 어레이(21)는 후술되는 용장 메모리셀 서브어레이부를 갖춘다.

상기 메모리셀 어레이(21)는 비트선 제어회로(26)에 접속되는데 이 비트선 제어회로(26)는 감지증폭회로 및 데이터 래치회로를 포함하면서 상기 메모리셀 어레이(21)에 대해 데이터 기록과, 독출, 재기록 및 베리파이(verify) 독출을 수행한다. 특히, 비트선 제어회로(26)는 주로 상보형 금속산화물 반도체(CMOS) 플립 플롭회로로 이루어지고, 현재 선택된 메모리셀 트랜지스터에 기록하기 위한 논리 데이터를 전위적으로 래치하는 래치동작과, 비트선 전위를 읽기 위한 감지동작, 기록후의 베리파이 독출을 위한 감지동작 및 ＂불충분한 기록＂이 검출된 경우의 재기록 데이터의 래치동작을 수행하는 회로이다.

또한, 비트선 제어회로(26)는 열디코더(27)에 접속되어 있고, 이 열디코더(27)는 어드레스 버퍼(28)에 접속되어 있으며, 이 어드레스 버퍼(28)는 어드레스 신호를 열디코더(27)에 공급한다. 또, 어드레스 버퍼(28)는 메모리셀 어레이(21)에 접속된 행디코더(22)에도 워드선 제어기(23)를 매개로 접속되고, 행디코더(22)는 메모리셀 어레이(21)의 제어게이트 및 선택게이트를 전위적으로 제어한다. 다음에, 워드선 제어기(23)는 메모리셀 어레이(21)의 제어게이트선, 즉 워드선중 행디코더(22)에 의해 선택된 것에 대해 데이터 기록과, 소거, 독출 및 베리파이의 각 동작에 대응하여 소정의 제어신호를 제공한다.

상기 비트선 제어회로(26)는 데이터 입출력(I/O) 버퍼(25)에도 접속되어 있고, 어드레스 버퍼(28)로부터의 어드레스 신호에 응답하는 열디코더(27)의 출력을 자신의 입력으로서 인가받는다. 또한, 메모리셀 어레이(21)는 기판전위 제어회로(24)에 접속되는 바, 이는 P형 실리콘기판(또는, N형 실리콘기판중 P형 웰영역)을 전위적으로 제어하는 방법으로 기판(또는, 메모리셀 어레이(21)가 형성된 P형 웰영역)을 통상 셀전압, 소거시에 승압된 고전압(V_pp; 20볼트)으로 설정한다.

상기 어드레서 버퍼(28)는 상기 행디코더(22) 및 워드선 제어기(23)에 접속됨과 더불어 2개의 용장회로(29,30)에도 접속되어 있다. 여기서, 제1용장회로(29)는 메모리셀 어레이(21)의 행 메모리셀과 관련된 행디코더(22)에 접속된 행용장회로이고, 제2용장회로(30)는 열디코더(27)와 관련된 열용장회로(30)이다. 다음에, 입력 어드레스는 어드레스 버퍼(28)를 매개로 행디코더(22)와, 열디코더(27), 행용장회로(29) 및, 열용장회로(30)에 전달되고, 상기 용장회로(29,30)의 출력은 행디코더(22)와 열디코더(27)에 공급된다.

제1도의 메모리셀 어레이(21)는 복수의 셀부로 분할되어 있고, 각각은 제2도(a)에 도시된 평면구성을 갖춘 미리 결정된 수(본 실시예에서는 8개)의 메모리셀 트랜지스터(M1,M2,M3,…,M8)를 포함하며, 이들 트랜지스터는 FATMOS FET(floating gate tunneling metal oxide semiconductor field effect transistors)이다.

또한, 상기 메모리셀 트랜지스터(M)는 제2도(b)에 도시된 바와 같이 서로 인접한 것끼리 드레인 및 소오스가 공용되면서 직렬접속됨으로써 낸드셀을 구성한다. 또, 제2도(a)의 셀부(이하, 낸드셀부으로 칭함)의 2개의 직교하는 다른 단면구조는 제3도(a) 및 제3도(b)에 도시되어 있다.

제3도(a) 및 제3도(b)에 도시된 바와 같이 메모리셀 트랜지스터(M1~M8)의 직렬회로는 소자분리 산화막(12)에 의해 에워싸인 P형 기판(11 : 또는, P형 웰영역)의 윗부분 표면에 형성되어 있고, 메모리셀 트랜지스터(M1~M8)는 기판으로부터 게이트절연막(13)에 의해 절연된 부유게이트(14-1,14-2,…,14-8)와 이들로부터 다른 절연막(15)에 의해 절연된 제어게이트 전극(16-1,16-2,…,16-8)을 갖추고 있다.

그리고, 과도하게 도프된 N(N⁺)형 확산층(19)은 메모리셀 트랜지스터(M)의 소오스 또는 드레인으로서 기판(11 : 또는, 웰영역)에 형성되는 바, 양단을 제외하고 확산층(19)의 각각은 인접하는 메모리셀 트랜지스터의 소오스 또는 드레인으로서 기능을 한다.

한편, 낸드셀열의 드레인측에는 제1선택 트랜지스터(S1)가 설치되어 있는데, 이는 상호 전기적으로 결합된 적층된 게이트층(14-9,16-9)을 갖추고 있고, 낸드셀열의 소오스측에는 제2선택 트랜지스터(S2)가 설치되어 있는데, 이는 상호 전기적으로 결합된 적층된 게이트층(14-10,16-10)을 갖추고 있다.

상기 메모리셀 트랜지스터(M) 및 선택 트랜지스터(S1,S2)는 CVD산화막(17)에 의해 덮혀지고, 그 위에 비트선(BLi ; i=0,1,2…)을 구성하는 금속배선(18)이 배치되어 있으며, 이 비트선(18)은 제3도(a)에 도시된 바와 같이 CVD절연층(17)에 형성된 접촉구멍을 매개로 제1선택 트랜지스터(S1)의 한쪽의 전류 반송전극인 1개의 확산층(19)에 결합되어 있다.

한편, 행방향으로 나란한 메모리셀 트랜지스터(M)의 각 서브어레이의 게이트전극(16)은 제3도(b)에 도시된 바와 같이 상호 결합됨에 따라 1개의 제어게이트 배선(CGj ; J=1,2,…,8)을 제공하고, 병렬인 제어게이트 배선(CG1,CG2,…,CG8)은 EEPROM의 워드선을 구성한다. 마찬가지로, 상호 접속된 선택게이트(14-9,16-9)는 행방향으로 연장되는 선택게이트선을 구성하고, 상호 접속된 선택게이트(14-10,16-10)는 행방향으로 연장되는 선택게이트선을 구성한다.

제4도는 다수의 유사 낸드셀부를 포함하는 EEPROM의 메모리셀 어레이부(21)의 전체 구성을 도시한 것으로, 도면중 ＂Vs＂는 공통 소오스전위를 나타낸다. 여기서, 제1 및 제2선택 게이트선(SG1,SG2) 사이의 8개의 제어게이트선(CG1,CG2,…,CG8; 워드선)에 접속되는 메모리셀 트랜지스터(M)는 1개의 셀블록을 구성하며, 이 셀블록은 ＂낸드셀 블록＂으로 칭한다.

제5도는 구체적인 4메가비트 낸드셀형 EEPROM의 경우에서의 메모리셀 어레이(21)의 셀블록 구성을 도시한 것으로, 4메가비트 메모리셀 어레이는 기본적으로 128개의 낸드셀 블록(각 32키로비트)으로 분활되고, 해당 실시예의 낸드셀형 EEPROM에 있어서는 이러한 기본구성에 부가하여 2개의 용장용 낸드셀 블록(31-1,32-2)을 갖추고 있다. 또한, 1열은 8개의 비트선(각각 입출력선(IO₀~IO₇)에 해당)으로 이루어지고, 0~511의 512열 구성이다. 이에 대해 본 실시예의 낸드형 EEPROM에 있어서는 4열(즉, 32비트선)의 용장용 열(34)을 갖춘다.

제6도는 도면중 제1도에 도시된 행디코더(22)의 구체적인 구성을 나타낸 것으로, 제6도에서는 블록 선택회로(22-1)에 의해 1개의 낸드셀 블록이 선택된다. 제7도는 용장 블록용 및 비용장 블록용의 블록 선택회로의 구성을 나타낸 것으로, 비용장 블록은 어드레스 신호와 활성화신호(RENBL)에 의해 1개의 낸드블록이 선택되고, 용장용 블록은 용장블록 어드레스 신호(RSk ; k=1,2)와 활성화신호(REREC)에 의해 선택된다.

제6도의 행디코더회로에 있어서, 블록 선택회로(22-1)의 출력은 E형과, n채널 MOS트랜지스터와 E형 및 p채널 MOS트랜지스터로 이루어진 전송게이트를 매개로 고전압 스외치(22-2)에 접속되고, 이들의 전송경로는 제어신호(ERASE,ERASEB)에 의해 독출과 기록 및 소거의 경우에 따라 선택된다. 또한, 고전압 스위치(22-2)의 출력은 제1도중 제어게이트 제어회로(23)의 출력(CG1~CG8)을 전송게이트를 통해 제어게이트에 인가하거나 전송게이트를 오프시켜 제어게이트에 접지레벨을 인가하는데 이용된다.

제6도에 도시된 행디코더(22)의 각 모드에 대한 동작을 다음에 설명한다. 데이터 독출시, 소거신호(ERASE)가 ＂L＂이고, 블록 선택회로에 의해 소정 블록이 선택되면, 그 블록의 드레인측 선택게이트(SGD) 및 소오스측 선택게이트(SGS)가 Vcc로 충전되게 된다. 또한, 전송게이트가 온으로 되어 선택된 제어게이트에 0V, 비선택의 제어게이트에 Vcc가 인가되고, 베리파이 독출시에는 선택된 제어게이트는 약 0.5V 정도로 한다.

한편, 데이터 기록의 경우에는 소거신호(ERASE)가 ＂L＂, ERASEB가 ＂H＂이고, 선택블록에 있어서는 드레인측 선택게이트(SGD)가 중간전위(V_M; 약 8V), 소오스측 선택게이트(SGS)가 0V, 선택된 제어게이트에 고전위(V_pp), 비선택 제어게이트에 중간전위(V_M; 약 10V)가 인가된다.

그리고, 데이터 소거의 경우에는 소거신호(ERASE)가 ＂H＂이고, ERASEB가 ＂L＂인 바, 이에 의해 선택된 블록의 제어게이트는 Vss, 비선택 블록의 제어게이트는 V_pp로 되고, 또 선택게이트(SGD,SGS)는 전부 V_pp-V_th정도로 충전된다.

상기한 바와 같은 회로동작을 하는 낸드형 EEPROM의 행구제 방법에 대해 설명하는 바, 여기서는 배선을 용단(溶斷)하는 퓨즈방식에 의해 결함(缺陷)구제를 수행한다.

제8도 내지 제11도는 행용장회로(29)의 구체적 구성을 나타낸 것으로, 제8도는 용장용 블록을 사용할것인가를 결정하는 회로(40)이다. 여기서, 리세트신호(RESET)는 전원 투입시에 출력되는 펄스신호로서, 이는 회로를 리세트시킨다. 용장용 낸드셀 블록을 이용하지 않는 경우에는 퓨즈의 절단이 수행되지 않고, 이때 노드(N1)는 접지레벨에 접속되어 전원을 투입하면 신호(SPRBk)가 ＂H＂로 된다.

그리고, 용장용 낸드셀 블록을 이용하는 경우에는 제8도에 도시된 퓨즈(42)를 용단하는 바, 퓨즈를 절단한 후 전원을 투입하면, 리세트신호(RESET)에 의해 또는 노드(N1,N2)에 접속된 용량의 용량결합에 의해 노드(N1)가 ＂H＂로 되고, 노드(N2)가 ＂L＂로 됨으로써 신호(SPRBk)는 ＂L＂로 된다. 예컨대, 2개의 용장용 낸드셀 블록(1,2)중 블록(1)을 사용하는 경우는 신호(SPRB1)가 ＂L＂로 되도록 퓨즈를 절단한다.

제9도는 불량 낸드셀 블록의 어드레스를 기억시키는 회로(44)로서, 도면중 참조부호 46은 퓨즈이고, 47,48은 전송게이트 회로를 나타낸다. 여기서는 불량블록 어드레스중 ＂L＂인 어드레스에 대응하는 것만 퓨즈를 절단한다. 예컨대, 어드레스(A12,A13,A14,A15,A16,A17,A18)=(0,0,1,1,1,1,1)가 불량이고, 이를 용장용 낸드셀 블록(1)으로 치환하는 경우에는 신호(ASPR12B1 및 ASPR13B1)가 출력되는 회로의 퓨즈를 절단한다.

이 경우 제9도중의 노드(N3)는 ＂H＂, N4는 ＂L＂, N5는 ＂H＂로 되고, AiB가 접속되는 전송게이트(1)가 온상태로 된다. 여기서, 앞의 불량어드레스가 입력되면 A12는 ＂L＂, 즉 A12B는 ＂H＂이 되기 때문에 신호(ASPR12B1)는 ＂L＂로 되고, 마찬가지로 신호(ASPR13B1)도 ＂L＂로 된다. 이때 다른 신호(ASPRiB1 ; i=14,15,16,17,18)는 전송게이트(2)가 온상태이면서 Ai가 ＂H＂이기 때문에 ＂L＂로 된다.

이러한 기억회로의 출력신호(ASPRiB1)와 제8도의 출력신호(SPRB)의 로직을 취한 회로(50)가 제10도에 도시되어 있다. 여기서 øA는 통상 ＂H＂이고, 칩 일괄소거의 경우에만 ＂L＂로 됨에 따라 앞의 불량 어드레스 입력되면 RS1이 ＂H＂로 된다. 그리고, 상기 이외의 어드레스가 입력된 경우에는 ASPRiB1중 ＂H＂로 되는 것이 존재함에 따라 RS1은 ＂L＂이다. 또한, 제9도의 퓨즈를 절단하지 않는 경우, 어드레스(1,1,1,1,1,1,1,)가 입력되면, 신호(ASPRiBk)는 어느 것이나 모두 ＂L＂로 되지만, 신호(SPRBk)는 ＂H＂이기 때문에 RSk는 ＂L＂이다.

제11도는 블록 선택회로의 활성화신호 출력신호(52)로서, 불량 어드레스가 입력되면 제10도의 회로출력(RS1)이 ＂H＂로 됨에 따라 활성화신호(REREC)가 ＂H＂로 되어 용장용 낸드셀 블록을 선택한다. 그 이외의 어드레스가 입력되면, 활성화신호는 RDENB에 따라 RENBL이 ＂H＂로 되어 용장용 낸드셀 블록을 선택한다.

다음에 열의 구제에 대해 설명한다.

제12도는 제1도중의 비트선 제어회로(26)의 구체적인 구성을 나타낸 것으로, 감지증폭기겸 데이터 래치회로로서 E형 p채널 MOS트랜지스터(Qp1,Qp2,Qp3,Qp4) 및 E형 n채널 MOS트랜지스터(Qn1,Qn2,Qn3,Qn4)에 의해 구성된 CMOS 플립플롭을 갖춘다. 그리고, E형 n채널 MOS트랜지스터(Qn5,Qn6)는 어드레스에 의해 선택되는 열선택신호(CSLi)에 의해 온, 오프되어 데이터 입출력선(IO,)과 상기 감지증폭기겸 데이터 래치회로간의 데이터의 전송을 제어하기 위한 전송게이트이다. 한편, 1어드레스가 8비트로 구성되는 경우에는 CSLi가 8개의 비트선에 대해 공통의 신호로 된다.

그리고, E형 n채널 MOS트랜지스터(Qn7)는 감지증폭기겸 데이터 래치회로와 비트선(BLi)의 데이터 전송을 제어하는 전송게이트로서, 독출시에는 클록(øCD)이 ＂H＂로 되고, 기록시에는 클록(øCD)이 V_M(~10V)으로 되어 상기 MOS트랜지스터(Qn7)에 의해 데이터의 전송이 수행된다. 또한, E형 p채널 MOS트랜지스터(Qn5)는 비트선 프리챠지용 트랜지스터로서, 제어신호()가 ＂L＂로 됨에 따라 상기 MOS트랜지스터(Qp5)가 온으로 되어 비트선(BLi)을 Vcc=5V로 프리챠지시킨다.

또, E형 n채널 MOS트랜지스터(Qn8)는 리세트용 트랜지스터로서, 제어신호(BRESET)가 ＂H＂로 됨에 따라 상기 MOS트랜지스터(Qn8)가 온으로 되어 비트선(BLi)을 접지전위로 리세트시킨다.

그리고, D형 n채널 MOS트랜지스터(Q_D1)는 고전위가 메모리셀에 인가되는데이터 소거시 트랜지스터(Qp5,Qn8)에 고전위가 인가되지 않도록 하기 위한 것으로서, 클록(øCU)을 ＂L＂로 함에 따라 MOS트랜지스터(Q_D1)가 오프로 되어 MOS트랜지스터(Qn5,Qn8)에는 고전위가 인가되지 않게 된다.

다음에, 제12도에 도시된 제어회로의 각 모드에 의한 동작을 설명한다.

먼저, 데이터가 독출시에는 클록(øA1,øB1)이 ＂H＂, 클록(øA2,øB2)이 ＂L＂로 되어 플립플롭이 비동작상태로 되고, 이때 열선택신호(CSLi)가 ＂L＂, 클록(øCD)이 ＂H＂, 제어신호()가 ＂H＂, RESET가 ＂L＂이고, V_BT는 Vcc이다. 다음에, 제어신호()가 ＂L＂로 됨에 따라 비트선(BLi)이 Vcc로 프리챠지되고, 제어신호()가 ＂H＂로 됨에 따라 비트선(BLi)이 부유상태로 되면, 워드선을 소정의 전위로 하여 메모리셀의 데이터를 독출하며, 데이터에 의해 비트선(BLi)은 ＂H＂가 ＂L＂로 된다.

여기서, 클록(øA1)을 ＂L＂, 클록(øA2)을 ＂H＂로 하면 비트선 전위에 따라 Node2의 전위가 확정되고, 다음에 클록(øB1)을 ＂L＂, 클록(øB2)을 ＂H＂로 하면 데이터가 래치상태로 된다. 다음에, 열선택신호(CLSi)를 H로 함에 따라 데이터가 입출력선(IO,)으로 전송된다.

이어, 기록시에 대해 설명한다.

클록(øA1,øB1)이 ＂L＂, 클록(øA2,øB2)이 ＂H＂로 됨에 따라 플립플롭은 동작상태로 된다. 여기서, ＂0＂을 기록(셀에 전하를 주입)하는 경우에는 입출력선(IO)에 ＂H＂, 입출력선()에 ＂L＂을 인가하고, 열선택신호(CSLi)를 ＂H＂로 한다. 그리고, ＂1＂을 기록(셀에 전하를 주입하지 않음)하는 경우에는 역으로 입출력선(IO)에 ＂L＂, 입출력선()에 ＂H＂를 인가하고, 열선택신호(CSLi)를 ＂H＂로 한다. 이 동작을 열어드레스 0으로부터 열어드레스 511까지(1페이지)반복한다.

이후, 1페이지분의 데이터가 래치되면 클럭(øCD)이 ＂H＂로 되고, 클록(øCD)과 V_BT가 전원전위(Vcc)로부터 중간전위(V_M)로 되어 데이터에 의해 비트선은 V_M이 0V로 된다. 또한, 기록이 종료되면 V_BT와 øCD가 Vcc로 되고, øA1,øB1이 ＂H＂, øA2,øB2가 ＂L＂로 되며, 더우기 BRESET가 ＂H＂로 되어 리세트된다.

이어, 상기한 바와 같은 회로동작을 수행하는 낸드형 EEPROM의 열구제에 대해 설명한다.

제13도 내지 제17도는 제1도의 열용장회로(30)내에 설치되는 몇개의 내부회로를 나타내는 바, 이들의 구성 및 동작은 각각 제7도 내지 제11도의 행용장회로와 구성적으로 등가이다.

용장열(1~4)중 용장열(1)을 사용하는 경우, 제14도의 용장열 사용결정회로(60)에서 신호(SPCB1)가 출력되는 회로의 퓨즈를 절단하고, 이에 의해 전원 투입후 SPCB1은 ＂L＂로 된다.

또한, 불량 열어드레스중 ＂L＂ 어드레스인 것에 대응하는 제15도의 불량 열어드레스 기억회로(64)의 퓨즈(46a)를 절단하고, 이에 의해 불량 어드레스가 입력되면, 제15도의 전체 출력신호(ASPCiB1)가 ＂L＂로 됨으로써 제16도의 열치환 로직회로(66)의 출력신호(CS1)는 H로 된다.

이에 따라 제11도의 활성화신호 출력회로(52)에 대응하는 제17도의 회로(68)에 있어서, 불량 어드레스가 입력된 경우에는 활성화신호(CENB)에 따라 열게이트 활성화신호(CEREC)가 ＂H＂로 되고, 불량 어드레스이외의 경우에는 활성화신호(CENBL)에 따라 열게이트 활성화신호(CENBL)가 ＂H＂로 된다.

다음에, 열구제를 확실하게 수행하기 위한 수단에 대해 설명한다. 여기서는 열의 불량으로서 비트선에 누설이 있는 경우에 대해 설명한다. 비트선 누설이 있으면, 독출시에 있어서는 프리챠지 전위가 누설되기 때문에 오독출을 하고, 또한 이러한 비트선 누설은 불량 어드레스를 용장 어드레스로 치환하여도 문제로 될 가능성이 있다.

여기서 데이터 기록시, 각 비트선은 입력데이터를 래치한 후, 소정의 전위가 인가되는데, 이때 불량 어드레스에 대한 제12도중의 래치회로 중의 Node1 및 Node2의 래치상태는 외부로부터 데이터를 전송하여 설정할 수는 없다. 이는, 미리 용장열에서 치환을 수행하고 있기 때문에 어드레스를 입력하여도 불량 비트선의 열선택신호(CSL)가 ＂H＂로 되지 않고, 용장열의 열선택신호(CSL)가 ＂H＂로 되지 않고, 용장열의 열선택신호(CSL)가 ＂H＂로 될뿐이기 때문이다.

만약, 불량 어드레스의 비트선에 대해 래치회로의 Node1가 ＂H＂, Node2가 ＂L＂의 상태(＂1＂기록상태)로 되어 있는 것으로 하면, V_BT가 Vcc로부터 V_M으로 승압된후에 V_M으로부터 누설 비트선을 통해 전류가 누설된다. 여기서, V_M은 승압회로의 출력이기 때문에 누설이 크면 그 출력전위가 저하될 가능이 있다. 이러한 V_M은 각 비트선에 대해 공통이기 때문에 정상 어드레스의 비트선 레벨도 저하되어 결과적으로 오기록을 발생시킬 염려가 있다. 따라서, 불량 비트선은 Node1이 ＂L＂, Node2가 ＂H＂의 상태로 래치되어 있을 필요가 있다.

따라서, 데이터 기록시에 있어서 페이지 데이터를 입력하기 전에 미리 전체 비트선을 Node1이 ＂L＂, Node2가 ＂H＂의 상태로 리세트시킨다. 이는, 비트선 리세트신호(BRESET)를 ＂H＂로 하고, 클록(øA1,øA2)을 ＂L＂, 클록(øB1,øB2)을 ＂H＂로 한후, 클록(øA2)을 ＂H＂, 클럭(øB1)을 ＂L＂로 하면 된다. 이후, 리세트신호(BRESET)를 ＂L＂로 한 후, 페이지 데이터의 입력을 개시함으로써 누설 비트선이 기록시에 칩 전체에 악영향을 미치는 것을 방지할 수 있게 된다.

한편, 본 발명은 상기한 실시예에 한정되지 않고, 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변형하여 실시할 수 있다.

[발명의 효과]

상기한 바와 같이 본 발명에 의하면, 불량셀을 구제하는 용장회로 구성을 갖춤으로써 높은 제조효율을 달성할 수 있는 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 기억장치를 제공할 수 있게 된다.

Claims

반도체성 기판(11)과 ; 이 기판(11)과 절연적으로 배열된 전하축적층(14)과, 이 전하축적층(14)의 위쪽에 위치하면서 전하의 이동에 따라 상기 전하축적층(14)과 전기적으로 데이터의 교환을 허용하는 절연된 제어게이트 전극(16)을 갖춘 하나의 트랜지스터(M1)를 포함하고, 각각 소정수의 메모리셀 트랜지스터(M1~M8)의 직렬회로를 포함하는 다수의 블록으로 분할된 다수의 NAND셀부를 포함하며, 상기 기판(11)상에 형성된 메모리셀 행렬 어레이(21) 및 ; 상기 NAND셀부에 접속된 다수의 비트선(BL)을 구비하여 구성된 전기적으로 소거가 가능한 프로그래머블 반도체 기억장치에 있어서, 적어도 하나의 예비 셀블록(32-1,32-2)을 포함하는 용장 메모리셀 어레이(32)와, 불량 메모리셀 또는 예비 셀블록(32-1,32-2)을 갖춘셀을 대체하기 위해 상기 셀블록과 관련된 용장회로수단(29)을 더 구비하여 구성된 것을 특징으로 하는 전기적으로 소거가 가능한 프로그래머블 불휘발성 반도체 기억장치.
제1항에 있어서, 상기 예비 셀블록(32-1,32-2)은 복수의 낸드셀부를 포함하고, 각 낸드셀부는 미리 결정된 수의 메모리셀 트랜지스터(M)의 직렬회로를 포함하는 것을 특징으로 하는 전기적으로 소거가 가능한 프로그래머블 불휘발성 반도체 기억장치.
제2항에 있어서, 상기 용장 메모리셀 어레이(32)는 복수의 예비 셀블록(32-1,32-2)을 포함하는 것을 특징으로 하는 전기적으로 소거가 가능한 프로그래머블 불휘발성 반도체 기억장치.
제3항에 있어서, 상기 용장회로수단(29)이 상기 불량 블록의 어드레스를유지하는 어드레스 격납회로수단(44)과 ; 이 어드레스 격납회로수단(44)에 응답하여 불량 블록과 예비 블록과의 치환을 지정하는 로직회로수단(50) 및 ; 이 로직회로수단(50)에 활성화신호를 공급하는 신호생성회로수단(52)으로 구성된 것을 특징으로 하는 전기적으로 소거가 가능한 프로그래머블 불휘발성 반도체 기억장치.
제2항에 있어서, 각 낸드셀부의 일단과 대응 비트선간에 배열된 제1스위칭 트랜지스터(S1)와, 상기 낸드셀부의 타단과 공통 소오스전위(Vs)간에 결합된 제2스위칭 트랜지스터(S2)를 더 구비하여 구성된 것을 특징으로 하는 전기적으로 소거가 가능한 프로그래머블 불휘발성 반도체 기억장치.
제2항에 있어서, 상기 메모리셀 어레이의 열에 인접되도록 상기 기판(11)에 형성되면서 적어도 1개의 에비 열을 포함하는 용장열부(34)와, 상기 메모리셀 어레이의 열중에서 불량 열을 상기 예비 열과 치환하는 열용장회로수단(30)을 더 구비하여 구성된 것을 특징으로 하는 전기적으로 소거가 가능한 프로그래머블 불휘발성 반도체 기억장치.
제6항에 있어서, 상기 용장열부(34)는 복수의 예비 열을 포함하는 것을 특징으로 하는 전기적으로 소거가 가능한 프로그래머블 불휘발성 반도체 기억장치.
제7항에 있어서, 상기 열용장회로수단(30)은, 상기 불량열의 어드레스를 유지하는 어드레스 격납회로수단(64)과 ; 이 어드레스 격납회로수단(64)에 응답하면서 불량열과 예비열의 치환을 지정하는 열치환 로직회로수단(66) 및 ; 이 열치환 로직회로수단(66)에 활성화신호를 공급하는 신호생성회로수단(68)으로 구성된 것을 특징으로 하는 전기적으로 소거가 가능한 프로그래머블 불휘발성 반도체 기억장치.