KR940011037B1

KR940011037B1 - 어드레스 발생회로

Info

Publication number: KR940011037B1
Application number: KR1019880004772A
Authority: KR
Inventors: 신이찌로 도미사와
Original assignee: 상요덴기 가부시기가이샤; 이우에 사또시
Priority date: 1987-04-28
Filing date: 1988-04-27
Publication date: 1994-11-22
Anticipated expiration: 2008-04-27
Also published as: DE3851651D1; DE3851651T2; US4901318A; EP0288989A3; JPS63269834A; KR880013064A; EP0288989A2; JP2713902B2; EP0288989B1

Abstract

내용 없음.

Description

어드레스 발생회로

제 1 도 내지 제 16 도는 본 발명의 설명에 제공되는 도면.

제 1 도는 어드레스 발생회로를 도시한 도면.

제 2 도 및 제 3 도는 P 부호용 어드레스 발생에 관계되는 부분의 회로를 도시한 도면.

제 4 도, 제 5 도, 제 6 도, 제 7 도, 제 8 도 및 제 9 도는 Q 부호용의 어드레스 발생에 관계되는 부분의 회로를 도시한 도면.

제 10 도는 P 부호의 어드레스 발생의 타이밍도.

제 11 도는 Q 부호의 어드레스 발생의 타이밍도.

제 12 도는 CD-ROM 시스템의 개요를 도시한 블럭 다이어그램.

제 13 도는 버퍼 RAM을 도시한 도면.

제 14 도 및 제 15 도는 부호어의 배열을 도시한 도면.

제 16 도는 부호어의 복호 차례를 도시한 도면.

제 17 도는 종래의 ROM을 이용한 어드레스 발생 방식을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

13 : 오류 정정부호용 어드레스 발생회로(논리회로)

20 : 독출 어드레스 포인터(RDPT) 21,25 : 전 가산기(FA1,FA2)

22 : 부호어 카운터(CWC) 23 : 정수 발생기(CONSTㆍGEN)

24,27 : 멀티플렉서(MUX1,MUX2) 26 : 심볼 오프셋 어드레스(SOA)

28 : 심볼 카운터(BYC) 29 : '25'검출기(WRAPㆍDET)

30 : 부호어 선두 심볼 포인터(WHP)

본 발명은 오류 검출 또는 정정을 위한 어드레스 발생회로에 관한 것이다.

예를 들면, CD-ROM 시스템 또는 CD-I 시스템에 있어서는 디지탈 데이타에 대해서, P 패리티 및 Q 패리티 부호로 불리우는 에러 정정을 위한 패리티(용장 데이타)가 부가되어 있다. 분산된 데이타로 되는 부호를 구성하는 것으로, 편재하는 일이 많은 부호의 오류를 분산시키고, 오류 정정 능력을 효율적으로 발휘시킬 수 있다. 이러한 데이타 및 패리티로 되는 P 부호 및 Q 부호의 복호에 있어서는 복잡한 어드레스 발생이 필요하게 된다.

이러한 어드레스 발생의 방법으로서 마이크로컴퓨터를 이용해서 소프트웨어적으로 행하는 방법이 고려된다. 이 방법은 마이크로컴퓨터의 처리 속도가 느려 문제가 있다.

또한, 메모리에 기억된 부호를 복호할 때의 어드레스를 미리 ROM에 기억시켜 두고, 이 ROM을 이용해서 복호할 때의 어드레스를 구하는 테이블 룩업(table look up)방식은 구성이 간단하고, 처리 속도도 빠르다. 그렇지만, ROM을 필요로 하기 위해, 예를 들면 CD-ROM 시스템의 재생회로로서 LSI화는 곤란하다. 또한, CD-ROM 시스템에 있어서, 1032바이트의 데이타에 대해서 P 패리티(86바이티) 및 Q 패리티(52바이트)를 부가해서 오류 정정 부호를 형성한 경우(잡지 일렉트로닉스 소화 60년 12월호, 제73-80페이지 참조), P 부호 복호용 어드레스 발생을 위한 ROM의 출력 데이타, 및 Q 부호 복호용 어드레스 발생을 위한 ROM의 출력 데이타의 어드레스는 각각 11비트로 되고, 표준 방법의 ROM을 최저 2개 사용하게 된다(제 17 도 참조).

본 발명은, 회로 규모를 축소하고, 또한 LSI화를 가능하게 하기 위해 ROM을 사용하지 않고, 또 오류 정정처리를 빨리하기 위해 마이크로컴퓨터를 이용해서 소프트웨어적으로 행하는 일 없이, 오류 정정 부호의 복호를 위한 어드레스를 발생하는 회로를 제공하고자 하는 것이다.

데이타 및 이 데이타에 부가되는 패리티가 순번으로 기억되어 있는 메모리에 대해서, 상기 데이타 및 패리티로 구성되는 오류 정정 부호의 복호를 행하기 위한 어드레스 발생회로를 부호어의 배열 구성에 따라서 동작하는 논리 회로에서 구성한다.

다음 실시예에 있어서 상세히 설명한 바와 같이, 본 발명에 관한 논리 회로에서, 오류 정정 부호의 복호를 위한 어드레스 신호를 얻을 수 있다.

제 12 도는 CD-ROM 재생 시스템의 개요를 도시한 블럭 다이어그램이다. CD-ROM 디스크(D)에서 재생된 신호는 우선, CD 신호 처리부(1)에서 콤팩트디스크의 포맷에 기인한 신호의 처리가 행해진다. 그후, CD-ROM의 포맷에 기인해서 신호 처리부(10)으로 이송된다. 이 신호 처리부(10)은 동기 검출,디스크램블회로(11), RAM 서입회로(12), 오류 정정 부호용 어드레스 발생회로(13), 오류 정정 데이타 처리회로(14), 호스트컴퓨터로의 데이타 전송부(15), 버퍼 RAM(16)으로 이루어진다. 동기 검출,디스크램블회로(11)에 있어서, CD-ROM의 포맷에 기인하는 데이타의 집합(블럭 또는 섹터라 칭하고 있음)마다 동기검출이 행해짐과 동시에, 기록시에 있어서 행해진 비트스크램블을 원래대로 되돌리는 일(디스크램블)이 행해진다. 데이타(P,Q 패리티를 포함함)은 서입회로(12)에 의해 순번으로 버퍼 RAM(16)에 서입되고, 그 후 어드레스 발생회로(13)에 따라서, P 부호의 복호, Q 부호의 복호가 행해지는 것과 같은 순번으로 독출되고, 그래서 오류 정정 데이타 처리회로(14)에서 오류 정정이 행해진다. 이러한 처리가 행해진 후, 데이타는 데이타 전송부(15)를 거쳐, 호스트컴퓨터로 이송되고, 데이타에 근거해서 처리가 행해진다.

본 발명의 요지는 상술한 오류 정정 부호용 어드레스 발생회로(13)의 구성에 있다. 그 구성을 제 1 도에 도시하고 있다.

본 발명의 이해를 돕기 위해서, 우선 CD-ROM의 데이타 포맷에 대해서 간단한 설명을 해 둔다. CD-ROM 시스템에 있어서의 1블럭(2352바이트)의 구성은, 동기신호(12바이트), 헤더(4바이트), 유저데이타(2048바이트), 에러검출부호(EDC)(4바이트),[동기신호, 헤더 및 유저데이타에 대해서 부가됨], 스페이스(8바이트), P 패리티(ECC)(172바이트) 및 Q 패리티(ECC)(104바이트)로 이루어진다. P 패리티 및 Q 패리티는 헤더(4바이트), 유저데이타(2048바이트), 에러 검출부호(4바이트) 및 스페이스(8바이트)의 합계 2064바이트에 대해서 부가된다.

제 12 도에 도시한 RAM 서입회로(12)는 제 1 도에 도시한 서입 어드레스 포인터(WRPT)(12a)를 포함하고 있다. 이 포인터(12a)에서 출력되는 버퍼 RAM(16)으로의 서입 어드레스 "WRA"에 따라서, 상기 1블럭의 데이타는 차례로 버퍼 RAM(16)에 서입된다. 그 모양을 제 13 도에 도시하였다. 1블럭의 데이타는, 데이타의 도착 순으로 즉 동기신호로부터 순번으로 하위 바이트, 상위 바이트의 순으로 버퍼 RAM(16)에 서입된다. 현재, 제 N번째의 블럭의 선두 어드레스의 상위 어드레스를 n으로 했을 경우, 이 상위 어드레스가 n으로부터 n+2350 사이의 버퍼 RAM(16)에 대해서 제 N 번째의 블럭(2352바이트)가 서입된다. 버퍼 RAM(16)에 서입된 데이타는 하위 바이트, 상위 바이트마다 구분되고, 각각 하위 바이트 프레인, 상위 바이트프레인을 형성한다. 상위 어드레스가 n으로부터 n+10 사이에 버퍼 RAM(16)에는 동기신호(12바이트)가 서입되고, 그 뒤의 n+12 이후의 어드레스의 버퍼 RAM(16)에 대해서, P 부호 및 Q 부호를 형성하는 헤더, 유저데이타, …P 패리티, Q 패리티가 차폐로 서입된다.

여기에서, P 부호 및 Q 부호의 구성에 대해서 설명한다. P 부호 및 Q 부호는 하위 바이트프레인 및 상위 바이트 프레인(단, 동기신호는 제외함)의 각각에 대해서 구성된다. 각각의 바이트 프레인은 1032바이트(2064÷2)의 데이타(헤더, 유저데이타, EDC, 스페이스로 이루어짐)에 대해서 86바이트(172÷2)의 P 패리티가 부가된 P 부호 및 동일하게 1032바이트의 데이타에 대해서 52바이트(104÷2)의 Q 패리티가 부가된 Q 부호를 포함하고 있다. 이러한 구성을 제 14 도에 도시하였다.

각 프레인을 구성하는 1032바이트의 데이타는 제 14 도에 도시한 바와 같이 배열된다. 즉, 1032개의 데이타는 24행, 43열로 배열되고, 각각의 열(24개의 데이타)에 대해서 2개의 P 패리티가 부가되어, 1개의 P 부호어가 형성된다. 따라서, 43열에 대해서 합계 86개의 P 패리티가 부가된다. 이와 같이 하여 제 14 도에 있어서, 열마다 1개의 P 부호어가 형성된다. 제 14 도에 있어서, 4항의 숫자는 부호어의 심볼 위치(L)(제 14 도에 도시한 배열에 있어서의 위치)를 표시하고 있고, 제 i의 P 부호어의 제 j심볼의 위치(L)은

L=i+43j‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥(1)

i=0,1…,42 ; j=0,1,…,25)

로 된다. 예를 들면, 제 1P 부호어의 제 23 심볼의 위치(L)은 (1)식에서

L=1+43×23=990

으로 된다.

한편, Q 부호어는 제 14 도에 있어서 도시한 데이타(P 패리티를 포함함)을 경사로 42개의 데이타를 집합하여, 이 42개의 데이타에 대해서 2개의 Q 패리티를 부가한 것이다(제 25 항째의 도달했을 때에는, 다시 제 0행으로 점프한다). 이러한 구성을 갖는 Q 부호어를 바꿔 놓은 상태를 제 15 도에 도시하였다. 제 15 도에 있어서, 4항의 숫자는 제 14 도에 도시한 배열에 있어서의 부호어의 심볼 위치(L)을 표시하고 있다. 그리고, 제 i의 Q 부호어 심볼 위치(L)은

L=(43i+44j)mod 1118‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥(2)

(i=0,1,…,25 ; j=0,1,…,42

L=1118+i+26(j-43)‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥(3)

(i=0,1,…,25 ; j=43,44)

로 된다. 상기 (2)식은 (43i+44j)를 1118로 나눈 나머지를 표시하고 있다.

예를 들면, 제 1의 Q 부호어의 제 2 심볼의 위치(L)은 (22)식에서

L=(43×1+44×2)mod 1118=131

제 0의 Q 부호어의 제 42 심볼의 위치(L)은 (2)식에서

L=(43×0+44×42)mod 1118=730

제 25의 Q 부호어의 제 44 심볼의 위치(L)은 (3)식에서

L=1118+25+26(44-43)=1169

로 된다.

상술한 P 또는 Q 부호어의 각 심볼 위치(L)과 버퍼 RAM(16)에 서입된 어드레스 A(제 13 도 참조)와의 관계는

A=H+2L+p‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥(4)

단, H : 동기신호를 제외한 블럭의 데이타의 선두 어드레스(제 13 도의 예에서는 n+12)

p : 프레인 0=하위 바이트 프레인, 1=상위 바이트 프레인

으로 된다. 예를 들면, 제 14 도에 도시한 L=0001의 데이타는 (4)식에서 (p=0으로 한다)

A=(n+12)+2×1+0

=n+14의 어드레스에 격납되어 있는 것으로 된다(제 13 도 참조).

그런데, 상술한 구성을 갖는 P,Q 부호를 복호할 경우, 각 부호를 구성하는 심볼을 상기 (4)식에 기인해서 어드레스 지정함으로써 버퍼 RAM(16)에서 독출하여, 복호하게 된다. 본 발명은 각 부호에 대응하는 어드레스 지정을 제 1 도에 도시한 논리회로에서 행하는 것이다.

하위 바이트 프레인 및 상위 바이트 프레인에 대한 오류 정정의 처리, 즉, P,Q 부호의 복호 절차는 제 16 도에 도시한 바와 같다. 제 16 도에 있어서 루우프는 내측→외측순으로 실행된다. 이 예에서는, P 부호의 복호 후, Q 부호의 복호를 행하고 있으나, 반대이어도 좋다. 또 하위 바이트(LSB) 프레인과 상위 바이트(MSB) 프레인의 오류 정정 처리는 서로 독립으로 행해지는 것이고, 어느 쪽을 먼저 실행해도 좋다. P 부호, Q 부호의 구체적 복호 방법은 본 발명의 요지가 아니다. 본 발명의 요지는, 제 16 도에 도시한 순서에 따라서, 버퍼 RAM(16)에 서입된 부호어를 차례로 독출하도록 버퍼 RAM(16)에 대해서 어드레스 지정을 행하는 점에 있다.

이와 같은 어드레스를 발생하는 회로(13)에 대해서 제 1 도를 참조해서 아래에 설명한다.

복호를 위한 독출 어드레스 포인터(RDPT)(20)으로부터 먼저 설명한 "H"(복호를 하는 블럭의 동기신호를 제외한 선두의 어드레스)가 출력된다. 이 어드레스 "H"는 서입 어드레스 포인터(12a)에서 얻을 수 있다. 즉, 1블럭마다 한개 앞 블럭의 어드레스 "H"가 포인터(12a)에서 독입되고, 이 한개 앞 블럭의 복호가 행해진다. 또한, 어드레스 버스에는, 타이밍 신호에 의해, 버퍼 RAM(16)의 서입 어드레스 "WRA" 또는 전 가산기(FA2)(21)에서 출력되는 버퍼 RAM(16)에서의 추출 어드레스 "RDA"가 선택적으로 출력된다.

전 가산기(21)에 입력되는 신호 "P"는 LSB/MSB 프레인 선택 신호이고, "0" 또는 "1"이다. 전 가산기(21)에는 먼저 설명한 부호어의 심볼 위치를 표시하는 신호 "L"도 입력되고, 그래서 전 가산기(21)에서 먼저 설명한 어드레스 신호 "H+2l+p"(제 4 식 참조)가 출력된다.

이하, 각 부호어의 복호시에 있어서의 신호 "L"의 작성에 대해서 차례로 설명해 나간다. 이하, P(i,j,p)는 제iP부호어의 제 j심볼의 P프레인을 의미한다. Q(i,j,p)도 동일하다.

(1) P 보호의 복호

부호어 카운터(CWC)(22)는 P 부호 P(i,j,p)의 파라메터중, i를 계수,보존하는 것이다. 정수 발생기(CONST,GEN)(23)은 각종 타이밍 신호에 동기해서 각 정수를 발생시킨다. 이러한 회로는 PLA(프로그래머블,논리,어레이)에 의해 실현될 수 있다.

(1-1) P(i,o,p)의 경우(제 2 도 참조)

CONST,GEN(23)은 "0"을 출력하고, 멀티플렉서(MUX 1)(24)에서 "i"가 출력되고, 그래서, 전 가산기(FA1)(25)에서 "i"가 출력된다. 그래서 FA 1(25)에서 L=i가 출력된다. 그래서 FA 2(21)에서 어드레스 RDA=H+2L+p=H+2i+p가 출력된다. 심볼 오프셋 어드레스(SOA)(26)에는 "i"가 래치되고, 이후의 어드레스 발생에 구비한다.

(1-2) P(i,j,p)의 경우(j=0)(제 3 도 참조)

이 동작은 상기 (1-1)의 동작에 계속해서 실행된다. P(i,j,p)의 어드레스 발생을 위해서는 SOA(26)에 보존된 한개 앞의 심볼 발생시에 있어서의 "L"의 값을 사용한다. P(i,j,p)인 때 "L"을 "Lj", 한개 앞의 심볼 P(i,j-₁,p)인 때의 "L"을 "Lj-₁"로 하면, 타이밍 신호의 입력에 의해 CONST,GEN(23)이 FA 1(25)에 대해서, 정수 "43"을 발생시킴으로써 Lj=Lj-₁+43으로 된다. 점화식(漸化式)의 계산에 의해 Lj=i+43j로 되고, 어드레스 "RDA"는 H+2L+p=H+2(i+43j)+p로 된다. 제 3 도에 있어서 SOA(26)에서 한개 앞의 "Lj-₁"이 멀티플렉서(MUX 2)(27)을 거쳐 MUX 1(1)에 되돌려지고, FA 1(25)에 입력된다.

제 10 도는 상술한 P 부호의 어드레스 발생의 타이밍을 도시한 도면이다. 예를 들면, P(0,25,0)의 "L"은 0+43×25=1075이고, "RDA"는 H+2(i+1075)+p=H+2150으로 된다.

이와 같이 하여 제 i(i=0,1,…,42)의 P 부호어가 제 1 심볼에서 제 25심볼까지 순번으로 버퍼 RAM(16)에서 독출된 것과 같은 어드레스 "RDA"가 제 1 도에 도시한 논리 회로에 의해 발생되게 된다.

(2) Q 부호의 복호

(2-1) Q(o,o,p)인 경우(제 4 도 참조)

부호어 카운터(CWC)(22)는 "0"이고, 이 값은 심볼 카운터(BYC)(28)에 독입된다. 심볼 카운터(BYC)(28)은 '25'검출기(WRAP,DET)(29)와 함께 26진 카운터로서 동작하고, 랩신호(WRAP)를 생성한다. 즉, 제 14 도에 도시한 Q 부호어의 작성 방법에서 이해할 수 있도록 제 0의 Q 부호어의 제 25심볼(제 26번째)의 위치는 제 14 도에 도시한 배열의 최하위행이고, 제 26심볼(제 27번째)는 같은 배열의 최상위행으로 점프한다. 랩신호는 이러한 점프의 타이밍을 도시한 신호로서, 뒤에, 상세하게 설명한다.

정수 발생기(CONST,GEN)(23) 및 멀티플렉서(MUX 1)(24)는 "0"을 출력하고, 그래서 전 가산기(FA 1)(25)의 출력, 즉 심볼 위치 "L"은 "0"으로 된다. 따라서, 어드레스 "RDA"는 H+2L+p=H+2×0+p=H+p로 된다.

또한, L=0은 심볼 오프셋 어드레스(SOA)(26) 및 부호어 선두 심볼 포인터(WHP)(30)에 취입된다. 이 값은 이후의 Q 부호 Q(i,j,p)(단 i≠0,j≠0)에 있어서 이용된다.(2-2) Q(i,o,p) (i≠0)인 경우(제 5 도 참조)

i가 "0"이 아닌 Q 부호어의 최초의 심볼에 대한 어드레스는 i가 "0"의 부호 Q(o,o,p)와는 다른, 이하의 상태에서 발생된다.

부호어 카운터(CWC)(22)는 "1"를 계수하고 있고, 심볼 카운터(BYC)(28)에 이 값 "i"가 독입된다. 정수 발생기(CONST,GEN)(23)은 "43"을 발생시키고 있고, 심볼 위치 Li,₀은 한개 앞의 Li-₁,₀을 이용해서 생성된다. 즉, 부호어 선두 심볼 포인터(WHP)(30)에는 한개 앞의 부호어의 제 0심볼 Q(i-₁,₀,p)의 어드레스 발생시에 생긴 심볼 위치 "Li-₁,₀"이 보존되어 있다. 이 값 "Li-₁,₀"은 멀티플렉서(MUX 2,1)(27,24)를 거쳐 전 가산기(FA 1)(25)에 입력된다. 그래서, FA 1(25)에서 Li,₀=Li-₁,₀+43이 출력된다. (2-1)에서 표시한 바와 같이, L₀,₀=0이므로, 점화식의 계산에 의해 Li,o=43i로 된다. 따라서, 전 가산기(FA 2)(21)에서 출력되는 어드레서 "RDA"는 RDA=H+2L+p=H+2×43i+p=H+86i+p로 된다.

새로이 구해진 Li,o의 값은 부호어 선두 심볼 포인터(WHP)(30)에 보존되고, 다음 부호어 Q(i+₁,₀,p)의 "Li+₁,₀"구할 때에 사용된다.

Q(i,o,p)의 제 0 심볼의 위치 "Li,o"가 43i로 되는 것은, 제 15 도의 제 0 열(좌단의 열)에 도시되어 있다.

(2-3) Q(i,j,p)(i≠0,j≠0,j≤42, BYC가 25를 계수한 다음의 심볼은 제외함)의 경우(제 6 도 참조)

이 동작은 전술한 (2-1) 또는 (2-2)의 동작에 계속해서 행해진다. 심볼 카운터(BYC)(28)은 j가 1개씩 증가함에 따라서, 초기치[Q(i,o,p)로 설정된 값 i]에서 1개씩 업(up) 계수하고, 제 j 심볼인 때[즉 Q(i,j,p)인 때]에는 그 값은 "i+j"로 되어 있다. 혹시 이 값 "i+j"가 25를 초과하면(즉, 제 14 도에 있어서, 최하위행에 도달한 후, 최상위행으로 되돌아가면), BYC(28)은 26진 카운터로 되어 있기 때문에, Q(i,j+i+₁,p)에 있어서의 BYC(28)의 값은 "0"으로 된다. 이것은 다음의 (2-4)항에서 설명한다. 따라서 BYC(28)의 값은 (i+j)mod 26(≠0)으로 된다.

이 동작 모우드에서는 정수 발생기(CONSTㆍGEN)(23)은 "44"를 발생시키고 있고, 심볼 위치 Li,j는 한개 앞의 Li,j-₁을 이용해서 생성된다. 즉, 심볼 오프셋 어드레스(SOA)(26)에는 한개 앞의 심볼 Q(i,j-₁,p)의 어드레스 발생시에 생긴 심볼 위치 Li,j-₁이 보존되어 있다. 이 값은 멀티플렉서(MUX 2,1)(27,24)를 거쳐 전 가산기(FA 1)(25)에 입력된다. 따라서 FA 1(25)에서 Li,j=Li,j-₁+44)가 출력된다. (2-2)항에서 Li,o=43i이므로, Li,j=43i+44j로 된다. 단, 다음의 (2-4)항에서 설명하는 심볼 점프 때문에, Li,j=(43i+44j)mod 1118로 된다.

따라서, 구하는 어드레스 RDA는 RDA=H+2L+p=H+2[(43i+44j)mod 1118]+p로 된다.

예를 들면, 제 0의 부호어의 제심볼의 위치 L₀,₂는 L₀,₂=(43×0+44×2)=88이고 제 1의 Q 부호어의 제 1 심볼의 위치 L₁,₁은 L₁,₁=(43×1+44×1)=87로 된다(제 14 도 참조).

(2-4) Q(i,j,p)(i≠0,j≠0,j≤42이고, BYC가 25를 계수한 다음의 심볼)인 경우(제 7 도 참조)

전술한 Q(i,j,p) 중 특히 BYC(28)이 "25"를 계수한 다음의 심볼에 대해서는, 전술한 (2-3)항과는 다른, 이하의 상태로 어드레스가 발생된다. BYC(28)이 "25"를 계수하면 "25"검출기(29)에 의해, 랩신호(WRAP)가 발생하고, 다음의 심볼에 있어서 BYC(28)은 "26"으로 되지 않고 0으로 된다(신크로너스크리어). 이 랩신호(WRAP)가 발생했을 경우에는, Q 부호어의 심볼 위치를 구하는 방법은, 상기 (2-3)항에서 설명한 바와 같이 한개 앞의 심볼 위치에 44를 가산하는 것이 아니고, 한개 앞의 심볼 위치에서 1074를 감산하지 않으면 안된다. 예를 들면, 제 14 도에 있어서, 제 0의 Q 부호어는 0행 0열의 제 1 심볼 위치 (0000)에서 시작해서(0044)(0088)…로 나아가서 1행씩 내려가고, 제 25심볼(BYC=25)로 최하행(제 25행)에 이르고, 그 다음의 제 26 심볼에서는 다시 제 0행으로 되돌아가고 [그 심볼 위치 L은 L=43×0+44×(26-1)-1074=0026], 다음에는 제 1행 제 27열의 (0070=0026+44)의 심볼 위치로 되고,이하 다시 일행씩 내려가고, 심볼 위치가 (0114=0070+44)…로 변화해 나간다. 이와 같이 하여 제 14 도에 있어서 제 25행째부터 제 0행째로 심볼이 점프할 때, 전술한 랩신호가 생기게 된다. 이때, CONST,GEN(23)이 "44"는 아니고, "-1074"를 발생시킨다. 따라서, 심볼 위치 Li,j는 Li,j=Li,j-₁-1074로 된다. -1074=44-1118이고, 결국 Li,j=43i+44(j-₁)-1074=43i+44j-1118=(43i+44j)mod 1118로 된다.

따라서, 전 가산기(FA 2)(21)에서 출력되는 RDA는 RDA=H+2L+p=H+2[(43i+44j)mod 1118]+p로 된다.

(2-5) Q(i,43,p)인 경우(제 8 도 참조)

제 14 도 또는 제 15 도에서 용이하게 이해할 수 있는 것과 같이, 이 경우의 심볼 위치 Li,43=i+1118로 된다. 이 경우의 논리회로는 제 8 도에 도시한 바와 같다.

(2-6) Q(i,44,p)인 경우(제 9 도 참조)

동일하게 제 14 도 또는 제 15 도에서 용이하게 이해할 수 있는 것과 같이, 이 경우의 심볼위치 Li,44는 Li,44=i+1144로 된다. 이 경우의 논리회로는 제 9 도에 도시한 바와 같다.

이상 기술한 Q 부호의 어드레스 발생 타이밍을 제 11 도에 도시하였다.

마이크로컴퓨터에 의해서 어드레스를 계산하는 방식은 대체로 소프트웨어에 의한 계산에 시간이 걸림에 비해서, 본 발명에서는 하드웨어에 의해서 어드레스를 산출할 수 있고, 처리가 매우 고속으로 행해지고, 특히 CD-ROM이나 CD-I의 재생기 중의 오류 정정 부호 복호기에 있어서 리얼타임에 의한 정정 처리가 가능하게 된다. 리얼타임 정정처리란, CD신호 처리부(제 12 도 참조)에서 전송되어 오는 것과 같은 전송 레이트로, 오류 정정 처리를 마친 데이타가 오류 정정 복호기에서 출력할 수 있는 기능을 가리키고 있다. 즉, 마이크로컴퓨터에 의한 것은 처리가 늦기 때문에, 한번 오류 정정 처리를 시작하면, 데이타의 전송이 정체해 버리는 것은 피할 수 없다. 또 마이크로컴퓨터에 의한 소프트웨어의 정정 처리는, 마이크로컴퓨터의 기종이 바뀌면 소프트웨어를 최초부터 다시 만들 필요가 있다(어셈블러나 기계어로 개발한 경우). 즉, 신기종마다 소프트웨어 개발을 행할 필요가 있다. 하드웨어에 의해서 실현한 경우, 특히 IC화된 경우에는 이러한 불편함이 없다.

또한, ROM을 이용한 테이블 룩 업에 의해서 실현할 경우, 여기에서 필요로 하는 ROM의 용량이, 입력 11비트로, 출력 11비트로 된다. 범용 ROM을 사용하면 반드시 2개가 필요하게 된다. 또한, 제 13 도에 도시한 바와 같이 버퍼 RAM내에 연속해서 블럭을 서입하는 방식으로 하는 경우에는, ROM외에 전가산기 등을 필요로 한다. 이 때문에, 하드웨어의 물리량이 많아진다. 또 ROM과 전가산기 등을 포함해서 IC화 해도 칩상의 면적은 비교적 커진다. 또한, ROM은 일반적으로 본 발명에 의한 논리회로에 비해 저속이다. 이들에 의해서 IC화를 고려한 뒤라도 본 발명 쪽이 유리하다.

따라서, 본 발명은 종래 방식에 비해 고속이며, 회로규모도 작아도 되며, IC화가 용이하다. 또한 리얼타임으로 정정을 행하고 싶은 경우에 특히 유효하다.

Claims

데이타 및 이 데이타에 대한 오류 검출 또는 정정을 위한 패리티로 되는 복수의 오류 정정 부호어가, 심볼마다 차례로 기억되어 있는 메모리에 대해서, 상기 오류 정정 부호어의 복호를 행하기 위해, 이 복호에 대응한 순번으로 상기 데이타 및 패리티를 심볼마다 독출하기 위해서, 어드레스를 발생시키는 회로에 있어서, 상기 오류 정정 부호어는, 상기 데이타를 심볼마다 소정 배열로 늘어 놓고, 이 배열에 기인해서 상기 패리티를 부가함으로써, 구성되어 있고, 적어도 상기 오류 정정 부호어의 심볼 순번에 기인해서, 각 심볼의 상기 배열에 있어서의 심볼 위치를 연산하는 제 1 연산 회로와, 적어도 상기 제 1 연산 회로에서 출력되는 심볼 위치에 기인해서, 각 심볼의 상기 메모리에 대한 어드레스를 연산하는 제 2 연산회로를 갖는 것을 특징으로 하는 어드레스 발생회로.
제 1 항에 있어서, 제 1 연산회로가, 오류 정정 부호어의 순번 및 오류 정정 부호어의 심볼의 순번에 기인해서, 각 심볼의 배열에 있어서의 심볼 위치를 연산하는 구성인 것을 특징으로 하는 어드레스 발생회로.
제 2 항에 있어서, 제 1 연산회로가, 그 출력심볼 위치를 다음 심볼의 심볼 위치의 연산에 이용하기 위한 피드 백 루우프를 갖는 것을 특징으로 하는 어드레스 발생회로.
제 3 항에 있어서, 제 1 연산회로가, 배열에 기인해서 정해지는 정수 발생회로를 포함하고 있는 것을 특징으로 하는 어드레스 발생회로.