KR940005977B1 - 서브스텝 제어신호 발생회로 및 이를 가지는 스텝펄스 발생회로 - Google Patents

Abstract

내용 없음.

Description

서브스텝 제어신호 발생회로 및 이를 가지는 스텝펄스 발생회로

제1도는 종래 기술에 의한 서브스텝 제어신호 발생회로가 내장된 스텝펄스 발생회로를 보여주는 회로도.

제2도는 제1도에서의 펄스파형도.

제3도는 본 발명에 의한 서브스텝 제어신호 발생회로가 내장된 스텝펄스 발생회로를 보여주는 회로도.

제4도는 제3도에서의 펄스파형도.

본 발명은 마이컴이나 퍼스컴과 같은 시스템에 내장되는 플로피 디스크 드라이브의 스텝펄스 발생회로에 관한 것으로, 특히 스텝펄스를 이용하여 서브스텝 제어신호를 발생시키는 서브스텝 제어신호 발생회로 및 이를 가지는 스텝펄스 발생회로에 관한 것이다.

통상적으로 플로피 디스크 드라이브(floppy disk driver : 이하 FDD라 칭함.)내에는 소정의 하나의 스텝펄스(step puse)를 받아 들여서 두번의 위상(phase)변화를 일으키는 스텝핑회로를 가지는데, 여기서 두번째의 위상변화를 발생시킬 수 있도록 FDD내부에서 생성시켜 주는 제2의 스텝펄스를 서브(sup)스텝펄스라 한다. FDD를 구동하는 시스템(이는 퍼스널 컴퓨터나 워드 프로세서등이 될 수 있다.)에서는 FDD의 스텝핑모타(stepping motor)를 구동시키기 위하여 한개 또는 그 이상의 일련의 스텝펄스를 내보내게 된다. 그리고 이로부터 상기 FDD에서는 상기의 스텝펄스를 받아들어 자체적으로 생성시키는 서브 스텝펄스와 합하여 스텝핑 모타의 위상을 변화시키는 최종 스텝펄스를 발생시키는 것이다.

이와 관련하여 제1도에 종래에 제시된 스텝펄스 발생회로를 도시하였다. 그리고 상기 제1도의 구성에 의거한 펄스 파형도를 제2(a)도,제2(b)도에 도시하였다. 상기 제1도의 구성에 따른 스텝펄스 발생회로는, 이 분야에 공지된 구성으로서 크게 서브스텝 제어신호 발생회로(1)와 서브 스텝펄스 발생회로(2)와 최종 스텝펄스 발생회로(3)로 이루어진다. 상기 구성에서 상기 서브 스텝펄스 발생회로(2)의 구성은 이 분야에서 공지된 것으로서, 본 발명에 직접적인 관련이 없는 것이므로 그 상세구성을 생략하였다. 상기 서브스텝 제어신호 발생회로(1)는 전원전압단자(Vcc)에 저항 R1을 통해 접속되는 스위치 S1과, 접지전압단자(Vss)에 저항 R2를 통해 접속되는 스위치 S2로 이루어진다. 제1도의 구성에 나타난 바와 같이 종래의 서브스텝 제어신호 발생회로(1)를 가지는 스텝펄스 발생회로에서는 PCB(printrd circuit board)상에 설치되는 스위치 S1 또는 S2에 의해 서브스텝 제어신호가 결정되도록 구성한다. 이와 같은 방식에서는 상기 서브스텝 제어신호가, 상기 스위치 S1이 "온(on)"되면 "하이(high)"레벨의 신호로 발생되고, 상기 스위치 S2가 "온(on)"되면 "로우(low)"레벨의 신호로 발생된다. 이로부터 상기 서브 스텝펄스 발생회로(2)의 출력신호인 서브 스텝펄스가 트리거링(triggering)되는 펄스간격은 상기 제1도에서의 입력되는 스텝펄스와는 무관하게 되고 상기 제2(a)도,제2(b)도에 나타낸 것과 같은 타이밍 t1 및 t2에 의해 결정되는데, 여기서 일단 결정된 타이밍은 상기 제1도 회로의 스위치 구성을 달리 하기전에는 변경되어질 수 없게 된다. 이에 관한 것을 설명하면 다음과 같다.

(i) 먼저 스위치 S1이 "온"인 경우 즉, 스텝펄스 제어신호가 "하이"인 경우를 설명한다. 이때에는 상기 제2(a)도를 참조한다. 이 경우에는 상기 스텝펄스 제어신호가 "하이"레벨의 신호이기 때문에 상기 서브스텝펄스의 생성 타이밍이 t1으로 고정되어 있으며, 이때에 상기 스텝펄스의 간격이 ST1이 t1보다도 더 길어야 된다.

(ii) 다음으로 스위치 S2가 "온"인 경우 즉, 스텝펄스 제어신호가 "로우"인 경우를 설명한다. 이때에는 상기 제2(b)도를 참조한다. 이 경우에는 상기 스텝펄스 제어신호가 "로우"레벨의 신호이기 때문에 상기 서브 스텝펄스의 생성 타이밍이 t2 고정되어 있으며, 이때에 상기 스텝펄스의 간격이 ST2 및 ST3은 t2보다 길어야 된다. 여기서 통상적으로 상기의 t1은 3ms(milli-second)정도로, 상기의 t2는 1.5ms 정도로 세팅(setting)을 하게 된다.

이와 같은 종래의 서브스텝 제어신호 발생회로(1)를 내장하는 스텝펄스 발생회로는 상기 제2(a)도,제2(b)도와 같은 펄스 파형도를 나타냄에 따라 다음과 같은 문제점을 발생시킨다. 즉, 서브스텝 제어신호가 "하이"로 세팅되는 경우에는 서브 스텝펄스의 발생기가 매번의 스텝펄스 일력보다 t1시간만큼 이후가 되기 때문에 스텝펄스의 간격 ST1은 상기의 t1보다도 항상 길어야 한다는 제약이 따르게 된다. 또한 서브스텝 제어신호가 "로우"인 경우에는 서브스텝펄스 생성 타이밍이 t2가 되므로 ST2 및 ST3는 t2보다도 길어야 한다는 제약이 따르지만, 스텝펄스 입력간격이 ST3가 될 때에는 최종 스텝펄스 출력의 펄스 간격은 상기의 t2와 t3을 반복하게 된다. 이때 상기 t3의 기간이 상당히 길어지게 되므로 스텝핑 모타가 구동할 시에 많은 진동을 일으키는바, 이에 따른 소음발생의 원인이 되는 문제점이 유발된다.

따라서 본 발명의 목적은 스텝펄스 또는 서브 스텝펄스의 간격차에 의해 발생될 수 있는 스텝핑 모타의 구동소음을 줄이고 상기 스텝핑 모타가 안정된 구동을 하도록 하는 스텝펄스 발생회로를 제공함에 있다.

본 발명에 다른 목적은 스텝펄스 입력으로부터 서브스텝 펄스가 생성되기까지의 타이밍을 자동적으로 제어하도록 하는 서브스텝 제어신호 발생회로를 제공함에 있다.

상기 본 발명의 목적을 달성히기 위하여 본 발명은, 디스크 드라이브를 구동하는 시스템으로부터 제1의 스텝펄스를 입력하고 이 입력을 상기 디스크 드라이브 내부에서 생성된 서브 스텝펄스와 합하여 스텝핑모타의 위상을 변화시키는 제2의 스텝펄스를 발생시키는 스텝펄스 발생회로에 있어서, 상기 제1의 스텝펄스와 스텝인에이블신호를 각각 입력하고 상기 스텝인에이블신호의 입력에 제어되어 상기 제1의 스텝펄스의 입력에 응답된 신호를 출력하는 논리회로(12)와, 상기 논리회로(12)의 출력신호를 입력하고 이 입력이 미리 내부적으로 설정된 시간과 비교하여 그 간격이 더 넓을시에 소정의 클럭신호를 출력하는 타이머(13)와, 상기 타이머(13)의 출력신호와 상기 스텝인에이블신호를 각각 입력하고 상기 타이머(13)의 출력신호가 상기 클럭신호로서 입력될 시에 이에 응답하여 상기 스텝인에이블신호를 전송출력하는 플립플럽회로(15)로 구성되는 서브스텝 제어신호 발생회로(100)와, 상기 서브스텝 제어신호 발생회로(100)의 출력신호를 입력하고 이 입력에 응답하여 상기 서브 스텝펄스를 출력하는 서브 스텝펄스 발생회로(2)와, 상기 제1의 스텝펄스와 서브스텝펄스를 입력하고 이 입력들에 응답하여 상기 제2의 스텝펄스를 출력하는 출력회로(3)를 각각 구비하여, 상기 제1의 스텝펄스가 입력될 시에 상기 제1의 스텝펄스의 주기를 계속적으로 검색하고 이 검색된 주기가 상기 타이머(13)의 설정시간과 비교하여, 상기 제1의 스텝펄스의 간격이 좁으면 빠른 타이밍의 서브 스텝펄스를 생성시키고 상기 제1의 스텝펄스의 간격이 넓으면 느린 타이밍의 서브 스텝펄스를 생성시키게 하여 자동적으로 상기 스텝펄스의 생성시점을 조절하는 스텝펄스 발생회로임을 특징으로 한다.

또한 상기 본 발명의 다른 목적을 달성하기 위하여 본 발명은, 디스크 드라이브를 구동하는 시스템으로부터 제1의 스텝펄스를 입력하고 이 입력을 상기 디스크 드라이브 내부에서 생성된 서브스텝 제어신호에 응답된 서브 스텝펄스와 합하여 스텝핑모타의 위상을 변화시키는 제2의 스텝펄스를 발생시키는 스텝펄스 발생회로에 있어서, 상기 제1의 스텝펄스가 인버터(11)를 통하여 반전된 신호와 스텝 인에이블신호를 일입력씩으로 하는 오아회로(12)와, 상기 오아회로(12)의 출력신호를 클리어단자에 입력하는 타이머(13)와, 상기 타이머(13)의 출력신호를 클럭단자에 입력하고 상기 스텝 인에이블신호가 인버터(14)를 통하여 반전된 신호를 데이타 입력단자 및 리세트입력단자에 각각 입력하여 상기 서브스텝 제어신호를 출력하는 플립플럽회로(15)로 이루어지는 서브스텝 제어신호 발생회로임을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

상기의 기술적 사상에 입각하여 본 발명에 의한 서브스텝 제어신호 발생회로를 제3도에 도시하였다. 그리고 본 발명에 의한 상기 제3도의 구성에 의거한 펄스 파형도를 제4도에 도시하였다.

본 발명에 의한 서브스텝 제어신호 발생회로인 제3도의 구성을 설명한다. 상기 제3도의 회로에서 점선블럭(100)으로 된 곳이 본 발명에 따른 서브스텝 제어신호 발생회로이며 그외는 공지된 사항이다. 본 발명에 의한 서브스텝 제어신호 발생회로(100)의 구성은 소정의 스텝펄스 신호가 인버터(11)를 통하여 반전된 신호와 소정의 스텝 인에이블신호를 일입력씩으로 하는 오아회로(12)와, 상기 오아회로(12)의 출력신호를 클리어단자에 입력하는 타이머(13)와, 상기 타이머(13)의 출력신호를 클럭단에 입력하고 상기 스텝 인에이블신호가 인버터(14)를 통하여 반전된 신호를 테이타 입력단자 및 리세트입력단자에 입력하여 소정의 서브스텝 제어신호를 출력하는 플립플럽회로(15)로 이루어진다. 상기에서 스텝 인에이블신호는 스텝핑모타에 전원을 공급하기 위하여 FDD에서 생성되는 통상적으로 사용되는 신호로서, 상기 구성에서 스텝펄스가 없을 시에는 “하이”상태를 유지하고 있으며 일단 첫번째의 스텝펄스가 입력되면 바로 “로우”레벨의 신호로 떨어지고 상기 스텝펄스가 연속적으로 입력되면 계속 “로우”레벨의 신호로 되돌아 오게 된다. 상기 플립플럽(15)에서 출력되는 서브스텝 제어신호는 서브스텝 발생회로에 입력되어 서브 스텝펄스의 생성 타이밍을 조절하는 신호로 이용된다.

상기의 구성에 의거하여 본 발명에 의한 서브스텝 제어신호 발생장치의 동작특성을 본 발명에 의한 펄스파형도인 상기 제4도를 참조하여 상세히 설명한다. 상기 제3도회로의 구성에서 타이머(13)에 설정된 시간td는 통상의 기준을 고려한 4.5ms정도로서 상기 제4도의 파형도에서의 ST1(이는 통상적으로 3.0ms정도이다). 보다는 길고 ST2(이는 통상적으로 6.0ms정도이다.)보다는 짧게 설정된다. 먼저 소정의 전원이 파워-업(power-up)되면 플립플럽(15)의 리세트단자에 반전된 스텝 인에이블신호가 “로우”레벨의 신호로서 입력되어 서브스텝 제어신호는 “로우”레벨의 신호로 된다. 이때 ST1의 주기를 가진 스텝펄스가 입력되더라도 상기 타이머(13)에 설정된 시간 td가 상기의 ST1의 간격보다도 길게 되어 있기 때문에 상기 타이머(13)의 출력신호는 아무 변화없이 계속 “로우”레벨의 신호로 된다. 그래서 상기의 “로우”레벨의 서브스텝 제어 신호는 서브 스텝펄스의 발생타이밍을 짧은 시간인 t2(이는 통상적으로 1.5ms이다.)로 조절하게 된다. 한편 상기 스텝펄스가 ST2의 주기를 갖고 입력하게 되면 상기 타이머(13)의 출력신호는 td시간이 경과하게 되면 “로우”레벨에서 “하이”레벨의 신호로 천이하게 되고, 이는 상기 플립플롭(15)의 클럭 입력으로 되어 서브스텝 제어신호를 “하이”레벨의 신호로 변화시킨다. 그리고 이로부터 “하이”레벨의 상기 서브스텝 제어 신호는 상기 서브스텝 발생회로를 제어하여 서브스텝 펄스의 발생타이밍을 t1(이는 통상적으로 3.9ms이다.)으로 바꾸어 출력하게 된다. 여기서, 이때의 첫번째 서브 스텝펄스만은 타이머(13)의 설정시간인 td보다도 이전에 출력되므로 스텝펄스 입력후 t2시간 경과후에 발생하게 되고, 두번째의 서브 스텝펄스부터는 정상적으로 동작하게 되어 t1시간 경과후에 발생하게 된다. 즉본 발명에서의 첫번째 서브 스텝펄스의 발생 타이밍은 무조건 짧은 서브스텝시간인 t2로 출력하게 되어 있는데, 그 이유는 입력되는 스텝펄스의 주기(또는 간격)를 알기 위해서는 최소한 2개의 스텝펄스가 입력되어야 하며, 그 스텝펄스의 간격을 체크하기 전까지는 최소한의 짧은 주기로 간주하여야 하기 때문이다. 스텝퍼스가 ST2를 주기로 하여 입력될 시에는 종래의 방식에서는, 최종의 스텝펄스의 주기가 t2 및 t3로 불규칙하게 반복되어 스텝핑 모타의 구동이 불안정하고, 구동시에 소음이 심한 문제점이 있었으나, 본 발명에 의해서는 최종 스텝펄스의 주기가 t1 및 t4로 거의 같은 주기가 반복되므로 스텝핑 모타의 안정된 구동과 동시에 소음의 발생을 최대한 억제하게 된다.

상기 본 발명에 의한 구성에서 상기 타이머(13)의 설정시간은 입력되는 스텝펄스와 스텝인에이블 신호의 주기 간격에 따라 적절하게 조정될 수 있음을 유의하여야 할 것이다.

상술한 바와 같이 본 발명의 의한 서브스텝 제어신호 발생장치는 서브스텝펄스의 발생시점을 입력되는 스텝펄스의 주기를 판별하여 자동적으로 변화시킬 수 있게 하므로서, FDD를 사용하는 시스템에서 보내는 스텝펄스가 여러가지로 변화하여도 외부에서 필요시마다 스위치를 바꾸는 작업이 필요없게 된다. 또한 종래의 기술에서는 주기가 긴 스텝펄스가 입력될 때 짧은 발생시점을 가진 서브 스텝펄스가 선택되어 출력되므로서 스텝핑 모타의 구동이 불안정하고 구동 소음이 심하게 발생하였으나, 본 발명에 의해서는 서브 스텝펄스의 발생타이밍을 자동적으로 조절되게 하므로서 스텝핑 모타의 안정된 구동과 동시에 소음의 발생을 최대한 억제하게 된다.

Claims (2)

1. 디스크 드라이브를 구동하는 시스템으로부터 제1의 스텝펄스를 입력하고 이 입력을 상기 디스크 드리이브 내부에서 생성된 서브 스텝펄스와 합하여 스텝핑모타의 위상을 변화시키는 제2의 스텝펄스를 발생시키는 스텝펄스 발생회로에 있어서, 상기 제1의 스텝펄스와 스텝인에이블신호를 각각 입력하고 상기 스텝인에이블신호의 입력에 제어되어 상기 제1의 스텝펄스의 입력에 응답된 신호를 출력하는 논리회로(12)와, 상기 논리회로(12)의 출력신호를 입력하고 이 입력이 미리내부적으로 설정된 시간과 비교하여 그 간격이 더 넓을시에 소정의 클럭신호를 출력하는 타이머(13)와, 상기 타이머(13)의 출력신호와 상기 스텝인에이블신호를 각각 입력하고 상기 타이머(13)의 출력신호가 상기 클럭신호로서 입력될 시에 이에 응답하여 상기 스텝인에이블신호를 전송출력하는 플립플럽회로(15)로 구성되는 서브스텝 제어신호 발생회로(100)와, 상기 서브스텝 제어신호 발생회로(100)의 출력신호를 입력하고 이 입력에 응답하여 상기 서브 스텝펄스를 출력하는 서브 스텝펄스 발생회로(2)와, 상기 제1의 스텝펄스와 서브 스텝펄스를 입력하고 이 입력들에 응답하여 상기 제2의 스텝펄스를 출력하는 출력회로(3)를 각각 구비하여, 상기 제1의 스텝펄스가 입력될 시에 상기 제1의 스텝펄스의 주기를 계속적으로 검색하고 이 검색된 주기가 상기 타이머(13)의 설정시간과 비교하여, 상기 제1스텝펄스의 간격이 좁으면 빠른 타이밍의 서브 스텝펄스를 생성시키고 상기 제1의 스텝펄스의 간격이 넓으면 느린 타이밍의 서브 스텝펄스를 생성시키게 하여 자동적으로 상기 서브 스텝펄스의 생성시점을 조절함을 특징으로 하는 스텝펄스 발생회로.
2. 디스크 드라이브를 구동하는 시스템으로부터 제1의 스텝펄스를 입력하고 이 입력을 상기 디스크 드라이브 내부에서 생성된 서브스텝 제어신호에 응답된 서브 스텝펄스와 합하여 스텝핑모타의 위상을 변화시키는 제2의 스텝펄스를 발생시키는 스텝펄스 발생회로에 있어서, 상기 제1의 스텝펄스가 인버터(11)를 통하여 반전된 신호와 스텝 인에이블신호를 일입력씩으로 하는 오아회로(12)와, 상기 오아회로(12)의 출력신호를 클리어단자에 입력하는 타이머(13)와, 상기 타이머(13)의 출력신호를 클럭단자에 입력하고 상기 스텝 인에이블신호가 인버터(14)를 통하여 반전된 신호를 데이타 입력단자 및 리세트입력단자에 각각 입력하여 상기 서브스텝 제어신호를 출력하는 플립플럽회로(15)로 이루어짐을 특징으로 하는 서브스텝 제어신호 발생회로.