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KR930006851B1 - 폴리로코스를 이용한 바이 시모스 제조방법 - Google Patents

폴리로코스를 이용한 바이 시모스 제조방법 Download PDF

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KR930006851B1
KR930006851B1 KR1019900014911A KR900014911A KR930006851B1 KR 930006851 B1 KR930006851 B1 KR 930006851B1 KR 1019900014911 A KR1019900014911 A KR 1019900014911A KR 900014911 A KR900014911 A KR 900014911A KR 930006851 B1 KR930006851 B1 KR 930006851B1
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KR
South Korea
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film
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oxide film
bipolar transistor
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김현수
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삼성전자 주식회사
김광호
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

폴리로코스를 이용한 바이 시모스 제조방법
제1도(a) 내지 (n)은 본 발명의 폴리로코스를 이용한 바이시모스 제조 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2,3 : N+매몰층
4 : P+매몰층 5,6 : N-영역
7 : P-영역 8 : 소자분리용 산화막
9,22,28 : 폴리실리콘막 10,21 : 산화막
11,13,25 : 감광성 물질 12,14,26 : 이온주입용 개구부
15 : 질화막 16 : 폴리로코스에 의한 산화막
17,18,29 : 바이폴라 트랜지스터의 외부 베이스 영역 및 N+싱크영역과 에미터 영역
19,20 : P형 및 N형 모스 트랜지스터의 소오스, 드레인 영역
23 : 측벽 24 : 게이트 산화막
30,31 : 바이폴라 트랜지스터의 폴리실리콘 에미터 및 콜렉터 전극
32,33 : P형 및 N형 모스 트랜지스터의 폴리실리콘게이트 전극
34 : 층간 절연막
35,36,37 : 바이폴라 트랜지스터의 에미터, 베이스 및 콜렉터 금속전극
38,39 : P형 모스 트랜지스터의 게이트 및 소오스, 드레인 금속전극
40,41 : N형 모스 트랜지스터의 게이트 및 소오스, 드레인 금속전극
본 발명은 폴리로코스를 이용한 바이 시모스 제조방법에 관한 것이다.
종래의 통상적인 방법으로 제조된 바이 시모스 트랜지스터는 바이폴라 트랜지스터의 콜렉터 저항값이 증가하여 트랜지스터의 전류구동을 제한하고, 깊은 접합(Deep junction)으로 인한 접합 용량 및 기생용량이 증가하여 트랜지스터의 구동 능력을 제한하는 문제점이 있었다.
또한, 불순물 접합영역으로 소자간을 절연시킴으로 인하여 칩의 크기가 증가하며, p형의 에피택셜층을 사용함에 따라 표면 재결합이 증가하고 그에 따른 재결합전류가 증가하여 소자의 특성을 저하시키는 문제점이 있었다.
본 발명은 상기 목적을 해결하기 위한 것으로서, 폴리로코스를 이용하여 바이폴라 트랜지스터의 외부 베이스 영역과 P형 및 N형 모스 트랜지스터이 소오스, 드레인 영역을 자기 정합시키고, 산화막과 폴리실리콘막을 이용하여 측벽을 형성하여 바이폴라 트랜지스터의 에미터 영역과 모스 트랜지스터의 게이트를 자기정합 시킴으로써 소자의 특성을 향상시킨 폴리로코스를 이용한 바이 시모스 제조 방법을 제공하는 데에 그 목적이 있다.
본 발명의 다른 목적은 폴리실리콘막을 상호접속층으로 하여 접합을 얕게 형성함으로써 접합용량 및 기생 용량을 감소시킬 수 있으며, 표면 재결합전류를 감소시켜 누설전류를 감소시킬 수 있는 폴리 로코스를 이용한 바이시모스 제조방법을 제공하는 데에 있다.
본 발명의 또 다른 목적은 산화막으로 소자간을 절연시킴으로써 칩의 크기를 감소시킬 수 있는 폴리로코스를 이용한 바이 시모스 제조방법을 제공하는 데에 있다.
상기 목적을 달성하기 위한 본 발명의 폴리로코스를 이용한 바이 시모스 제조방법은 P형 단결정 실리콘기판에 바이폴라 트랜지스터 및 N형 모스 트랜지스터를 위한 N+매몰층과 N-영역 및 N+영역을 형성하고, P형 모스 트랜지스터를 위한 P+매몰층과 P-영역을 형성하는 제1공정과, N-에피택셜층을 에칭한 다음 산화공정으로 소자 분리용 후막의 산화막을 성장시키는 제2공정과, 폴리로코스 공정을 이용하여 산화막을 형성하고, 바이폴라 트랜지스터의 외부 베이스 영역 및 N+싱크 영역가 P형 및 N형 모스 트랜지스터의 소오스, 드레인 영역을 형성하는 제3공정과, 상기 산화막을 제거한 다음 산화막과 폴리실리콘막을 침적시키고, 식각하여 측벽을 형성하는 제4공정과, 플라즈마 화학증착법으로 게이트 산화막을 형성하는 제5공정과, 보론 이온주입을 하고 확산시켜 바이폴라 트랜지스터의 내부 베이스 영역을 형성하는 제6공정과, 바이폴라 트랜지스터의 에미터 영역과 콜렉터 영역의 게이트 산화막을 식각하는 제7공정과, 폴리실리콘막을 침적시킨 다음 비소이온을 이온 주입하고 활성화시켜 에미터 영역을 형성하는 제8공정과, 사진식각공정으로 폴리실리콘막을 식각하여 바이폴라 트랜지스터의 에미터 전극 및 콜렉터 전극과 P형 모스트랜지스터의 게이트 전극 및 N형 모스 트랜지스터의 게이트 전극을 각각 형성하는 제9공정과, 기판전면에 걸쳐 층간 절연막으로 CVD 산화막을 침적시키는 제10공정과, 사진식각공정을 수행하여 층간절연막, 게이트 산화막, 질화막 및 산화막을 순차 식각하여 접촉구를 형성하는 제11공정과, 금속막을 기판전면에 걸쳐 형성한 다음 패터닝하여 바이폴라 트랜지스터의 에미터, 베이스 및 콜렉터 전극과 P형 모스 트랜지스터의 게이트 및 소오스, 드레인 전극과 N형 모스 트랜지스터의 게이트 및 소오스, 드레인 전극을 각각 형성하는 제12공정을 포함하는 것을 특징으로 한다.
본 발명의 바이 시모스 제조방법중 폴리로코스를 이용하여 산화막과 바이폴라 트랜지스터의 외부 베이스 영역 및 N+싱크영역과 P형 및 N형 모스 트랜지스터의 소오스, 드레인 영역을 형성하는 제3공정은 폴리 실리콘막을 기판 전면에 침적시키는 공정과, 그위에 박막의 산화막을 형성하는공정과, 기판전면에 감광성 물질을 도포한 다음 사진 식각공정을 수행하여 이온주입용 개구부를 형성하는 공정과, 바이폴라 트랜지스터의 외부 베이스 영역과 P형 모스트랜지스터의 소오스, 드레인 영역을 형성하기 위하여 개구부를 통하여 보론이온을 주입하는 공정과, 상기 감광성 물질을 제거하고, 산화막상에 다시 감광성물질을 도포한 다음 사진식각공정을 수행하여 이온주입용 개구부를 형성하는 공정과, 바이폴라 트랜지스터의 N+싱크영역과 N형 모스트랜지스터의 소오스, 드레인 영역을 형성하기 위하여 개구부를 통하여 비소 이온을 주입하는 공정과, 상기 감광성 물질을 제거한 후, 박막의 산화막상에 질화막을 침적시키는 공정과, 감광성 물질을 도포한 다음 사진 식각하여 바이폴라 트랜지스터의 에미터 영역 및 싱크 영역과 P형 및 N형 모스 트랜지스터의 게이트가 형성될 부위의 질화막을 식각하는 공정과, 질화막을 마스크로 하여 로코스공정을 수행하여 폴리실리콘막을 산화시켜 후막이ㅡ 산화막을 형성하는 공정과, 상기 산화공정시 이온주입된 불순물들이 확산되어 바이폴라 트랜지스터의 외부 베이스 영역 및 싱크영역과 P 형 및 N형 모스 트랜지스터의 소오스, 드레인 영역을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
이하 첨부된 도면에 의거하여 본 발명의 실시예를 상세히 설명한다.
제1도(a) 내지 (n)은 본 발명의 폴리로코스를 이용한 바이 시모스 제조공정도를 도시한 것이다.
제1도(a)를 참조하면, 비저항이 0.5 내지 5Ω·cm인 P형 단결정 실리콘 기판(1)에 통상적인 매몰층 형성공정으로 N+ 매몰층(2),(3)과 P+ 매몰층(4)을 형성하고, 기판전면에 걸쳐 비저항이 0.3 내지 0.5Ω·cm인 N형 에피택셜층(5),(6)을 1.2 내지 2.0㎛의 두께로 성장시키며, 그 다음, P형 채널영역이 될 P-영역(7)을 P+매몰층 (4)상에 형성한다.
이때, 매몰층(2)은 바이폴라 트랜지스터가 형성될 부분이고, 매몰층(3)은 N형 모스 트랜지스터가 형성될 부분이고, 부호 5'는 N+ 영역으로 바이폴라 트랜지스터의 콜렉터 영역이 된다.
다음은 소자간을 격리시키기 위한 산화막을 형성하는 공정으로서, 통상의 공정으로 N-영역(5,6)을 이용하여 후막의 산화막(8)을 성장시킨다.
제1도(b)를 참조하면, 바이폴라 트랜지스터의 외부베이스 영역과 P형 및 N형 모스 트랜지스터의 소오스, 드레인 영역을 형성하기 위한 폴리실리콘막(9)을 기판 전면에 3000Å내지 5000Å의 두께로 침적시키고, 그위에 박막의 산화막(10)을 300Å 내지 600Å의 두께로 형성한다.
제1도(c)는 바이폴라 트랜지스터의 외부 베이스 영역과 P형 모스 트랜지스터의 소오스, 드레인 영역을 형성하기 위한 이온주입공정을 도시한 것이다.
먼저, 기판전면에 감광성물질(11)을 도포한 다음 사진식각공정을 수행하여 이온주입용 개구부(12)를 형성한다. 그 다음, 보론(B)이온을 개구부(12)를 통하여 30 내지 60KeV의 에너지로, 5 내지 ions/cm2의 조건으로 기판전면에 걸쳐 이온주입한다.
제1도(d)는 바이폴라 트랜지스터의 싱크영역과 N형 모스트랜지스터의 소오스, 드레인 영역을 형성하기 위한 이온 주입공정을 도시한 것이다.
먼저, 상기 감광성 물질(11)을 제거한 다음 산화막(10)상에 다시 감광성 물질(13)을 도포하고, 사진식각 공정을 수행하여 이온주입용 개구부(14)를 형성하며, 이 개구부(14)를 통하여 비소(As) 이온은 140 내지 180KeV의 에너지, 8 내지 15×1015ions/cm2의 조건으로 기판 전면에 걸쳐 이온주입한다.
제1도(e) 내지 (g)를 참조하면, 바이폴라 트랜지스터의 외부 베이스 영역과 P형 및 N형 모스 트랜지스터의 소오스, 드레인 영역을 저기정합시키기 위한 폴리로코스를 형성하는 공정과 바이폴라 트랜지스터의 외부 베이스 영역과 P형 및 N형 모스 트랜지스터의 소오스, 드레인 영역을 형성하기 위한 이온주입공정을 도시한 것이다.
먼저, 기판전면에 감광성물질(11)을 도포한 다음 사진식각공정을 수행하여 이온주입용 개구부(12)를 형성한다. 그 다음, 보론(B)이온을 개구부(12)를 통하여 30 내지 60KeV의 에너지로, 5 내지 10×1015ions/cm2의 조건으로 기판전면에 걸쳐 이온주입한다.
제1도(D)는 바이폴라 트랜지수터의 싱크영역과 N형 모스트랜지스터의 소오스, 드레인 영역을 형성하기 위한 이온 주입공정을 도시한 것이다.
먼저, 상기 감광성 물질(11)을 제거한 다음 산화막(10)상에 다시 감광성 물질(13)을 도포하고, 사진식각 공정을 수행하여 이온주입용 개구부(14)를 형성하며, 이 개구부(14)를 통하여 비소(As) 이온을 140 내지 180KeV의 에너지, 8 내지 15×1015ions/cm2의 조건으로 기판 전면에 걸쳐 이온주입한다.
제1도(E) 내지 (G)를 참조하면, 바이폴라 트랜지스터의 외부 베이스 영역과 P형 및 N형 모스 트랜지스터의 소오스, 드레인 영역을 저기정합시키기 위한 폴리로코스를 형성하는 공정을 도시한 것이다.
먼저, 상기 감광성 물질(13)을 제거한 후, 박막의 산화막(10)상에 질화막(15)을 800Å 내지 1200Å의 두께로 침적시키고, 그위에 감광성 물질을 도포한 다음 사진식각하여 바이폴라 트랜지스터의 에미터 영역 및 싱크 영역과 P형 및 N형 모스 트랜지스터의 게이트가 형성될 부위의 질화막(15)을 식각한다.
그 다음, 질화막(15)을 마스크로 하여 로코스 공정을 실시하면 폴리실리콘막(9)이 부분적으로 산화되어 후막의 산화막(16)이 형성되는데, 이 산화막(16)은 바이폴라 트랜지스터의 외부 베이스 영역과 P 및 N형 모스 트랜지스터의 소오스, 드레인 영역을 자기정합시키기 위한 산화막이다.
상기 폴리로코스공정시 이온주입된 불순물들이 확산되어 N-에피택셜층(5)내에 바이폴라 트랜지스터의 외부 베이스 영역(17)과 N+ 싱크영역(18)이 형성되고, P-영역(7) 내에 N형 모스 트랜지스터의 소오스, 드레인 영역(19)이 형성되며, N-영역(6)내에서는 P형 모스 트랜지스터의 소오스, 드레인 영역(20)이 각각 형성되어진다.
이때, 상기 접합영역(17-20)들은 상기 산화막(16)에 의해 자기정합되어 형성되어지고, 폴리로코스공정을 수행한 후 남아있는 폴리실리콘막(9')은 바이폴라 트랜지스터의 폴리실리콘 베이스 전극과 P형 및 N형 모스 트랜지스터의 폴리 실리콘 소오스, 드레인 전극이 된다.
제1도(h)와 (i)는 바이폴라 트랜지스터의 에미터 영역과 P형 및 N형 모스 트랜지스터의 게이트를 자기정합시키기 위한 측벽(wall)의 형성공정을 도시한 것이다.
먼저, 제1도(h)와 같이 상기 후막의 산화막(16)을 제거한 다음 기판전면에 걸쳐 산화막(21)을 600Å 내지 1000Å의 두께로 성장시키고, 그위에 폴리실리콘막(22)을 3000Å 내지 4000Å의 두께로 침적시킨다.
그 다음 상기 폴리실리콘막(22)과 산화막(21)을 등방성 식각하면 제1도(I)와 같이 측벽(23)이 형성된다.
제1도(j)를 참조하면, 플라즈마 화학증착법(Remote Plasma CVD)으로 게이트 산화막(24)을 전면 형성한다.
제1도(k)는 바이폴라 트랜지스터의 내부 베이스 영역을 형성하기 위한 공정으로서, 기판전면에 감광성 물질(25)을 도포한 다음 사진식각하여 내부 베이스 영역이 형성될 부위의 감광성 물질을 식각하여 개구부(26)을 형성한다.
개구부(26)를 형성한 다음 보톤(B)이온을 30 내지 45KeV의 에너지, 1 내지 6×1013ions/cm2의 조건으로 개구부를 통하여 이온주입하고, 확산시켜 내부 베이스 영역(27)을 형성한다.
제1도(L)를 참조하면, 바이폴라 트랜지스터의 에미터 영역과 콜렉터 영역의 게이트 산화막(24)을 식각하고, 바이폴라 트랜지스터의 폴리실리콘 에미터 전극과 p형 및 n형 모스 트랜지스터의 게이트 폴리를 위한 폴리실리콘막(28)을 2000Å 내지 3000Å의 두께로 침적시킨다.
그 다음, 비소(As)이온을 80 내지 120KeV의 에너지, 5 내지 10×1015ions/cm2의 조건으로 기판전면에 걸쳐 이온주입하고, 활성화시켜 에미터 영역(29)을 형성한다.
제1도(m)을 참조하면, 사진식각공정을 수행하여 폴리실리콘막(28)을 식각하여 바이폴라 트랜지스터의 에미터 전극(30) 및 콜렉터 전극(31)과 P형 모스 트랜지스터의 게이트 폴리(32) 및 N형 모스 트랜지스터의 게이트 폴리(33)을 각각 형성한다.
이때, 바이폴라 트랜지스터의 에미터 영역과 P형 및 N형 모스 트랜지스터의 게이트 영역을 측벽(23)에 의해 자기 정합 되어진다.
제1도(n)은 접촉구를 형성하여 폴리실리콘 전극과 금속 전극을 상호 접속시키기 위한 공정을 도시한 것이다.
먼저, 기판전면에 걸쳐 층간 절연막으로 CVD 산화막(34)을 침적시키고, 사진식각공정을 수행하여 층간 절연막(34), 게이트 산화막(24), 질화막(15) 및 산화막(10)을 순차 식각하여 접촉구를 형성하며, 금속막을 기판전면에 걸쳐 형성한 다음 패터닝하여 바이폴라 트랜지스터의 에미터, 베이스 및 콜렉터 전극(35-37)와 P형 모스 트랜지스터의 게이트 및 소오스, 드레인 전극(38, 39)과 N형 모스 트랜지스터의 게이트 및 소오스, 드레인 전극(40, 41)을 각각 형성하면, 본 발명의 바이 시모스 트랜지스터가 완성된다.
상기한 바와같은 본 발명에 의하면, 본 발명은 다음과 같은 효과를 얻을 수 있다.
1. 종래에는 P형 에피택셜층상에 바이 시모스 트랜지스터를 형성하여 표면 재결합 전류가 증가함에 따라 트랜지스터의 전류 구동능력을 감소시켰으나, 본 발명에서는 NPN 바이폴라 트랜지스터는 N형 에피택셜층상에, P형 모스 트랜지스터는 P-형 영역상에 형성하여 종래보다 트랜지스터의 구동능력을 향상시킬 수 있다.
2. 폴리로코스를 이용하여 바이폴라 트랜지스터의 외부베이스 영역과 P형 및 N형 모스 트랜지스터의 소오스, 드레인 영역을 형성하고, 박막의 산화막과 폴리실리콘막으로 측벽 웰을 형성하여 바이폴라 트랜지스터의 에미터 영역과 P형 및 P형 모스 트랜지스터의 게이트를 자기정합시켜 소자의 성능을 향상시킬 수 있다.
3. 콜렉터 저항을 감소시키기 위하여 N+ 싱크영역을 형성하고 폴리실리콘막을 상호 접속층으로 형성하여 액티브 영역을 형성하였기 때문에 소자의 성능을 향상시킬 수 있다.
4. 폴리실리콘막을 확산소오스로 하여 접합을 형성하였기 때문에 접합용량 및 기생 용량을 감소시킬 수 있다.
5. 저온에서 게이트 산화막을 형성시켰기 때문에 고온의 열처리 공정을 줄일수 있기 때문에 공정의 단순화할 수 있는 이점이 있다.
6. 산화막으로 소자간을 절연시켜 칩의 크기를 축소시킬 수 있는 이점이 있다.

Claims (9)

  1. P형 단결정 실리콘기판(1)에 바이폴라 트랜지스터 및 N형 모스 트랜지스터를 위한 N+매몰층(2),(3)과 N-영역(5),(6) 및 N+영역(51)을 형성하고, P형 모스 트랜지스터를 위한 P+매몰층(4)과 P-영역(7)을 형성하는 제1공정과, N-영역(5),(6)을 에칭한 다음 산화공정으로 소자 분리용 후막의 산화막(8)을 성장시키는 제2공정과, 폴리로코스 공정을 이용하여 산화막(16)을 형성하고, 바이폴라 트랜지스터의 외부 베이스 영역(17) 및 N+싱크 영역(18)과 P형 및 N형 모스 트랜지스터의 소오스, 드레인 영역(19),(20)을 형성하는 제3공정과, 상기 산화막(16)을 제거한 다음 산화막(21)과 폴리실리콘막(22)을 침적시키고, 식각하여 측벽(23)을 형성하는 제4공정과, 플라즈마 화학증착법으로 게이트 산화막(24)을 형성하는 제5공정과, 보론 이온주입을 하고 확산시켜 바이폴라 트랜지스터의 내부 베이스 영역(27)을 형성하는 제6공정과, 바이폴라 트랜지스터의 에미터 영역과 콜렉터 영역의 게이트 산화막(24)을 식각하는 제7공정과, 폴리실리콘막(26)을 침적시킨 다음 비소이온을 이온주입하고 활성화시켜 에미터 영역(29)을 형성하는 제8공정과, 사진식각공정으로 폴리실리콘막(26)을 식각하여 바이폴라 트랜지스터의 에미터 전극(30) 및 콜렉터 전극(31)과 P형 모스 트랜지스터의 게이트 전극(32) 및 N형 모스트랜지스터의 게이트 전극(33)을 각각 형성하는 제9공정과, 기판전면에 걸쳐 층간 절연막으로 CVD 산화막(34)을 침적시키는 제10공정과, 사진식각공정을 수행하여 층간절연막(34), 게이트 산화막(24), 질화막(15) 및 산화막(10)을 순차 식각하여 접촉구를 형성하는 제11공정과, 금속막을 기판전면에 걸쳐 형성한 다음 패터닝하여 바이폴라 트랜지스터의 에미터, 베이스 및 콜렉터 전극(33-35)과 P형 모스 트랜지스터의 게이트 및 소오스, 드레인 전극(36,37)과 N형 모스 트랜지스터의 게이트 및 소오스, 드레인 전극(38,39)을 각각 형성하는 제12공정을 포함하는 것을 특징으로 하는 폴리로코스를 이용한 바이시모스 제조방법.
  2. 제1항에 있어서, 산화막(16)과 바이폴라 트랜지스터의 외부 베이스 영역(17) 및 N+싱크영역(18)과 P형 및 N형 모스 트랜지스터의 소오스, 드레인 영역(19),(20)을 형성하는 제3공정은 폴리 실리콘막(9)을 기판 전면에 침적시키는 공정과, 그위에 박막의 산화막(10)을 형성하는 공정과, 기판전면에 감광성 물질(11)을 도포한 다음 사진 식각공정을 수행하여 이온주입용 개구부(12)를 형성하는 공정과, 바이폴라 트랜지스터의 외부 베이스 영역과 P형 모스트랜지스터의 소오스, 드레인 영역을 형성하기 위하여 개구부(12)를 통하여 보론이온을 주입하는 공정과, 상기 감광성 물질(11)을 제거하고, 산화막(10)상에 다시 감광성 물질(13)을 도포한 다음 사진식각공정을 수행하여 이온주입용 개구부(14)를 형성하는 공정과, 바이폴라 트랜지스터의 N+싱크영역과 N형 모스트랜지스터의 소오스, 드레인 영역을 형성하기 위하여 개구부(14)를 통하여 비소 이온을 주입하는 공정과, 상기 감광성 물질(14)을 제거한 후, 박막의 산화막(10)상에 질화막(15)을 침적시키는 공정과, 감광성 물질(16)을 도포한 다음 사진 식각하여 바이폴라 트랜지스터의 에미터 영역 및 싱크 영역과 P형 및 N형 모스 트랜지스터의 게이트가 형성될 부위의 질화막(15)을 식각하는 공정과, 질화막(14)을 마스크로 하여 로코스공정을 수행하여 폴리실리콘막(9)을 산화시켜 후막의 산화막(16)을 형성하는 공정과, 상기 산화공정시 이온주입된 불순물들이 확산되어 바이폴라 트랜지스터의 외부 베이스 영역(17) 및 싱크영역(18)과 P 형 및 N형 모스 트랜지스터의 소오스, 드레인 영역(19),(20)을 형성하는 공정으로 이루어지는 것을 특징으로 하는 폴리로코스를 이용한 바이 시모스 제조방법.
  3. 제2항에 있어서, 폴리실리콘막(9)이 상기 바이폴라 트랜지스터의 외부 베이스 영역(17) 및 N+싱크영역(18)과 P형 및 N형 모스 트랜지스터의 소오스, 드레인 영역(19),(20)의 확산 소오스가 되는 것을 특징으로 하는 폴리로코스를 이용한 바이 시모스 제조방법.
  4. 제2항에 있어서, 상기 산화막(16)이 형성된 이외 부분의 폴리실리콘막(9')이 바이폴라 트랜지스터의 폴리실리콘 베이스전극과 P형 및 N형 모스 트랜지스터의 폴리실리콘 소오스, 드레인 전극이 되는 것을 특징특징으로 하는 폴리로코스를 이용한 바이 시모스 제조방법.
  5. 제2항에 있어서, 상기 N+싱크영역(18)은 바이폴라 트랜지스터의 콜렉터 저항값을 감소시켜 주기 위한 것을 특징으로 하는 폴리로코스를 이용한 바이 시모스 제조방법.
  6. 제2항에 있어서, 상기 바이폴라 트랜지스터의 외부 베이스 영역(17) 및 N+싱크 영역(18)과 P형 및 N형 모스트랜지스터의 소오스, 드레인 영역(19),(20)은 상기 산화막(16)에 의해 자기정합되어지는 것을 특징으로 하는 폴리로코스를 이용한 바이 시모스 제조방법.
  7. 제1항에 있어서, 측벽(23)의 형성시 산화막(21)과 폴리실리콘막(22)을 등방성 식각하는 것을 특징으로 하는 폴리로코스를 이용한 바이 시모스 제조방법.
  8. 제1항에 있어서, 폴리실리콘막(28)이 에미터 영역(29)의 확산소오스가 되는 것을 특징으로 하는 폴리로코스를 이용한 바이 시모스 제조방법.
  9. 제1항에 있어서, 바이폴라 트랜지스터의 에미터 영역과 P형 및 N형 모스 트랜지스터의 게이트 영역이 상기 측벽(23)에 의해 자기정합되어지는 것을 특징으로 하는 폴리로코스를 이용한 바이 시모스 제조방법.
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