KR920003856B1

KR920003856B1 - 스티어링 회로망

Info

Publication number: KR920003856B1
Application number: KR1019840001609A
Authority: KR
Inventors: 캐롤 나우어 스코트
Original assignee: 웨스턴 일렉트릭 캄파니 인코포레이티드; 오레그 이. 엘버
Priority date: 1983-03-28
Filing date: 1984-03-28
Publication date: 1992-05-15
Also published as: EP0138951A1; ES8506955A1; DE3483767D1; WO1984003977A1; EP0138951A4; CA1207877A; EP0138951B1; ES531028A0; JPS60500937A; IT1173758B; KR840008236A; US4531209A; IT8420236A0; JPH0767113B2

Abstract

내용 없음.

Description

스티어링 회로망

제 1 도는 광대역 스위치의 집신 기능을 수행하기 위해 사용된 바와 같은 본 발명의 스티어링(steering) 회로망의 한 도시적인 실시예의 블럭선도.

제 2 도는 제 1 도의 스티어링 회로망내의 가산기 회로망의 한 도시적인 실시예의 상세한 구조도.

제 3 도는 제 2 도의 가산기 회로망내의 가산기 회로의 한 실시예도.

제 4 도는 제 1 도의 스티어링 회로망내의 지연 회로망의 도시적인 실시예도.

제 5 도는 제 1 도의 경로지정 회로망(30)의 한 도시적인 실시예의 상세한 구조도.

제 6 도는 제 5 도의 경로지정 회로망내에서 얻어진 스티어링 도시도.

제 7 도는 제 5 도의 경로지정 회로망내의 경로지정 소자의 한 도시적인 실시예도.

제 8 도는 제어모둘(40)에 적합한 한 이행 도시도.

제 9 도는 경로지정 회로망의 대안의 실시예도.

제 10 도는 제 9 도의 경로지정 회로망내의 스위칭 소자(32)의 구조도.

제 11 도는 제 9 도의 경로지정 회로망내에서 얻어진 신호 스티어링 도시도.

* 도면의 주요부분에 대한 부호의 설명

100 : 스티어링 회로망 10 : 지연 회로망

20 : 가산기 회로망 26 : 가산기 회로

30 : 경로지정 회로 32 : 스위치 소자

40 : 제어 모듈 200 : 분류회로망

220 : 2진 합 회로 300 : 신장기 회로망

본 발명은 입력 포트중에서 활성 입력 포트의 신호를 발송하기 위해, 다수의 입력 포트 및 출력 포트를 가진 스티어링 회로망에 관한 것이다.

스티어링 회로망은 대단히 많은 신호원으로부터 신호를 수신하는 회로망이고, 어떤 목적에 따라 이들 신호는 일반적으로 희망 수신처로 향하거나 또는 스위치 된다. 상기 다수의 신호원은 일반적으로 상기 신호원 전부가 언제든 활성화되지는 않는 신호원이고, 상기 수신처는 일반적으로 경로 또는 서비스 제공 설비이다. 스티어링은, 경로의 수 또는 서비스 제공 설비의 수가 신호원의 수보다 적을시에, 유용하고 상기 경로 또는 서비스 제공 설비중 어느것에라도 접속이 행해지는 것이 부족하지 않다. 상기 신호원은 수요 원리에 의하여 억세스(aceess)를 수신처로 동적으로 분할하고 상기 수신처의 수가 신호원의 수보다 더 적기 때문에, 스티어링은 집신의 형태이다. 따라서, 다양한 집신 기능이 스티어링 회로망에 대해 수행된다.

다양한 스티어링 및 집신 기능에 있어서, 희망 프로세싱은 정보 통신 주기와 대조해보니, 서비스 요청 주기동안 대부분 발생한다. 이러한 사용에 있어서, 스티어링 및 집신을 얻기 위한 시간 지연은 부족하지 않은데, 이는 일반적으로 인입 요청이 모든 인입 요청에 즉시 또는 동시에 응답할 필요가 없기 때문이다. 지연에 민감하지 않은 상기의 결과로, 종래 기술의 스티어링 회로망은 독특한 연속 동작을 사용한다. 상기 스티어링 회로망의 회로는 모든 인입 라인을 순차적으로 모니터하고 서비스 요청이 검출될시에, 라인 요청 서비스가 다수의 경로 또는 서비스 제공 설비중 유용한 것에 접속된다. 상기 방식은 고속 스티어링 응용을 위해서는 너무 느리다.

고속 스위칭에서의 새로운 진보로는 스위칭 시스템내에 정보를 스티어링하는 새로운 기술 및 장치없이는 위치를 완전히 알 수 없어서, 스위칭 시스템 프로세서는 빠르고 효율적으로 동작할 수 있다. 그러므로, 스티어링 회로 내부 프로세싱은 상기 스위칭 시스템의 전체 프로세싱의 효율을 최적화 하도록 배열되어져야 한다.

패킷(packet) 스위칭 상황에서, 정보가 처리 및 시프트되고, 만약 그렇지 않으면 짧은 버스트(burst), 또는 패킷에서 처리된다. 각 패킷은 활성비트를 포함하여서 상기 패킷이 정보를 포함하는지 또는 다수의 부필드(우선적으로 최상위 비트)를 포함할 수도 있는 어드레스 필드 다음의 빈자리(예를들어, 각기 "0" 또는 "1")인지를 지시한다. 어드레스 필드는 데이타를 옮기는 정보필드 다음에 나온다. 모든 패킷은 동기화되며 따라서 처리 설비는 많은 패킷을 동시에 동작시킬 수 있다. 자기 경로지정 스위치내의 동시 및 동기 동작은 스위칭 회로망을 구성하는 성분의 필요한 속도 및 병렬 동작 특성을 만든다. 바람직한 다른 특성은 모듈성(modularity) 및 분산 제어이다.

어느때든 상기 스위치를 사용하는 다수의 잠재성 사용자외에도 소수의 활성 사용자가 있는 경우에, 자기 경로지정 스위치의 효율적인 이용을 위하여는, 프로세싱 집신기로서 작용하는 스티어링 회로망을 구비하는 것이 유리할 것이다. 그러나, 종래 기술의 스티어링 회로망 또는 집신기 회로망의 문제점은 이들의 연속적인 동작 특성 때문에 동시 및 동기 동작을 하기에는 무력하다는 점이다.

상기 문제점은 활성 신호 포트의 신호에 대한 필요한 스티어링을 동시에 계산하는 가산기 회로망과, 입력포트에 연결되고 상기 가산기 회로망에 응답하여 출력 포트중 인접한 출력 포트에 상기 활성 신호 포트의 신호를 스티어링하는 경로지정 회로망을 포함하는 본 발명의 스티어링 회로망에 의해서 해결된다.

본 원에서 패킷-스위칭, 자기 경로지정, 최대 억세스 스위칭 회로망용 집신기 단을 실현시킨 속도 및 병렬 동작을 처리하는 스티어링 회로망 구조가 기술되었다.

본 발명의 스티어링 회로망은 모든 신호를 동시에 경로지정하여, 최소한의 지연을 하게 한다. 상기 스티어링 회로망은 분산 제어를 사용하기에 사실상은 모듈이다.

인입 라인의 활성 지시에 응답하여, 본 발명의 스티어링 회로망은 인입 라인에 필요한 스티어링을 동시에 계산하고 내부 신호 경로를 동시에 스위치하며, 따라서 모든 활성 라인은 스티어링 회로망의 출력 포트중 인접한 출력 포트로 동시에 향하게 된다. 본 발명에 따라, 만일 1 내지 N으로 번호가 붙여질 모든 스티어링 회로망의 출력 포트를 고려한다면, 상기 활성 신호는 인접한 출력 포트(1 내지 K)로 동시에 향하게 되는데, 여기서 K는 활성 라인의 수이고 N보다는 적거나 같다.

본 발명의 한 특정한 도시적인 실시예에서, 상기 스티어링 회로망은 기능 소자로서, 지연 회로망, 가산기회로망, 경로지정 회로망(상기 회로망은 분리 회로망 소자 또는 이들의 조합을 포함할 수도 있다) 및, 제어를 포함한다. 상기 가산기 회로망은 플립 플롭의 배열 및 가산기 회로의 연속 배열을 포함하고, 상기 가산기 회로는 스티어링 회로망의 각각의 입력 라인에 대해 입력 포트중 활성 입력 포트의 신호에 대한 필요한 스티어링을 동시에 계산한다. 각 라인에 대한 계산은 상기 라인의 한쪽으로(예를들어, 제 1 도에서 좌측으로)의 비활성 라인의 수의 측정을 포함한다. 상기 지연 회로망은 상기 필요한 스티어링을 계산할시에 상기 가산기 소자에 의해 초래된 지연과 동등한 입력 신호의 지연을 중재하기 위해 가 입력 포트에 대한 시프트레지스터를 포함한다. 상기 경로지정 회로망은 그 다음 행의 동일한 열 소자와 2^i-1과 같은 량만큼 좌측으로 시프트된 상이한 열 소자 양자에 각각의 소자가 연결되어진 경로지정 소자의 연속적인 레벨을 포함하는데, 여기서 i는 레벨 번호이다. 상기 경로지정 회로망에서 얻어진 경로지정은 각 라인이 신호를 상기 경로지정된 신호의 좌측으로 비활성 라인의 수와 같은 다수의 라인만큼 좌측으로 경로지정한다. 각각의 경로지정 소자는 가산기 회로망으로부터의 제어 비트와 스트로브(strobing) 클럭 신호를 기억하기 위한 제어 플립-플롭을 포함한다. OR 및 AND 게이트 논리 회로는 입력 신호를 플립-플롭을 재클럭킹하기 위해 상기 제어 플립-플롭의 지시하에 상기 경로지정 소자에 연결시킨다. 상기 실시예에서, 활성 출력은 인접한 최좌측 출력 포트에서 동시에 나타나서, 후속의 처리기 하드웨어를 최소화 한다.

본 발명의 또다른 실시예에서, 가산기 회로망은 비활성 라인보다는 오히려 활성 라인을 합산하는데 사용되고, 그 합은 log2ⁿ으로 샤플된 스위칭 단으로 구성된 회로망을 통해서 활성 라인을 경로지정하는데 사용된다. 상기 회로망은 1975년 12월에 출간된 컴퓨터에 관한 IEEE 회보 제 C-24 권 제12호 1145 내지 1155 페이지에서 D. H. Lawrie씨에 의해 기술되고 오메가 회로망으로 명명된 회로망과 다소 유사하다.

제 1 도는 본 발명의 원리에 따라, 스티어링 회로망(100)에 응답하는 분류 회로망(200)과 분류 회로망(200)에 응답하는 신장기 회로망(300)을 포함하는 광대역 통신 스위치에서 집신기 단으로 사용된 스티어링회로망(100)의 도시적인 실시예를 보여주는 블럭 선도이다.

스티어링 회로망(100)은 스티어링 회로망의 입력 라인(110)에 연결된 지연 회로망(10) 및 가산기 회로망(20)과, 회로망(10 및 20)에 응답하는 경로지정 회로망(30)을 포함한다. 회로망(10)은 라인(130)을 통하여 회로망(30)에 신호를 공급하고 회로망(20)은 라인(140)을 통해서 회로망(30)에 신호를 공급한다. 경로지정회로망(30)의 출력 신호는 스티어링 회로망(100)의 출력 라인(120)에 연결된다. 스티어링 회로망(100)내의 제어모듈(40)은 리드(21, 25) 및 버스(22)를 통해서 소자(10, 20 및 30)에 클럭 신호를 제공한다.

동작중에, 스티어링 회로망(100)은 어느 입력 라인(100)이 활서 신호를 포함하게 되는지를 결정하고 스티어링 회로망의 출력 라인(120)에 상기 신호를 경로지정하며, 따라서 활성 신호가 상기 회로망의 출력 라인중 인접한 출력 라인으로 동시에 모두 경로지정된다. 이러한 경로지정은 모든 활성 신호를 시프트시키고(예를들어, 제 1 도의 좌측으로) 비활성 신호를 무시함으로써 이루어진다. 이하 기술된 제 1 의 도식적인 실시예에서, 스티어링 회로망의 시프팅 또는 스티어링 동작은 모든 고객이 서로 인접하여 앉을 때까지는 모든 고객에게 부분적으로 채워진 자리를 일렬로 좌측으로 시프트하도록 요청하는 극장의 안내원과 유사하다. 개개의 고객은 고객의 좌측에 비워진 좌석을 전부 세어서 좌측으로 비워진 좌석수 만큼을 시프트한다. 이하 기술된 제 2 의 도식적인 실시예에서, 스티어링은 일렬로 늘어선 사람 수를 세어서 개개인의 좌석 번호를 지정하는 극장의 안내원과 유사하다.

가산기 회로망(20)은 각 활성 라인의 좌측까지의 비활성 라인(또는 활성 라인)의 수를 계수하는데 사용된다. 비활성 라인의 수는 각각의 활성 라인이 좌측으로 시프트해야 할 좌석의 수에 대응하며, 따라서 모든활성 라인은 인접하게 될 것이다. 지연 회로망(10)은 가산기 회로망(20)이 적당한 제어 신호를 발생하고 경로지정 회로망(30)이 가산기 회로망(20)에 의해서 계산된 필요한 경로지정을 수행할 때까지 데이타를 기억한다.

각 활성 라인의 좌측에 있는 비활성 라인의 수를 결정하기 위해서는, 가산기 회로망(20)은 각 라인의 활성 비트를 감지해야 하고 활성 라인의 좌측 및 활성 라인을 포함해서 나타나는 "0"활성 비트의 발생의 수를 가산해야 한다. 각 활성 라인의 좌측에 있는 다수의 비활성 라인의 수는 각 라인의 좌측 시프트 거리이다. 상기 작용을 수행하는 매트릭스-형 구조가 제 2 도에 도시되었다.

상기 설명의 도식적인 목적을 위해, 제 2 도의 가산기 회로망(20)은 단지 12개의 입력 라인만을 갖는 것으로 도시되었다. 물론 더많은 라인이 허용된다. 회로망(20)의 초기행은 입력 라인(110)에 나타나는 패킷의 활성 비트를 기억하는 플립 플롭(23)을 포함한다. 상기 플립 플롭은 상호 접속된 가산기 회로(26)의 4개의 행 또는 레벨 다음에 뒤따른다. 일반적으로, 가산기 회로 레벨의 수 M는 반올림된 스티어링 회로망의 입력포트의 수 N의 log₂와 같다. 제 2 도에서 12의 log₂는 3.58이어서 M은 4로 반올림된다.

제 2 도의 가산기 회로는 상호 연결되어져서 라인 자체를 포함하여 라인의 좌측에 있는 비활성 라인의 수를 나타내는 각 입력 라인에 대해 출력 신호를 발생시킨다. 상기 신호는 라인(140)을 통해서 경로지정 회로망(30)에 인가된 시프트 제어 신호이다.

특히, 각 활성비트 기억용 플립-플롭(23)은 입력 라인(110)에 연결되어 가산기 회로의 제 1 레벨에서 가산기 회로(26)에 비-반전 출력 신호를 공급한다. 각 플립-플롭(23)은 스트로브 라인(25)에 대해 클럭화되며, 상기 스트로브 라인(25)은 제어 모듈(40)로부터 상기 플립-플릅의 제어 신호를 유출한다.

신호 입력 A 및 B의 신호출력 C를 가진 각 가산기 회로(26)는 직력식 산술로 상기 신호 입력의 2진 합을 발생시킨다. 직렬식 산술이란 각 가산기 회로의 합 출력이 최하위 비트를 먼저 순차적으로 나타내는 것을 의미한다.

회로망(20)내의 가산기 회로의 상호 연결은 매우 규칙적이다. 상기는 첨자 i 및 j를 사용하여 가산기 회로망(20)에서의 가산기 회로의 위치에 따라 각 가산기 회로를 확인함으로써 가장 쉽게 설명될 수 있는데, 여기서 i는 레벨 또는 행을 지정하고 j는 열이나 라인을 지정한다. 이와 같이 A_3,5및 B_3,5는 제 3 행 및 제 5 열에서 가산기 회로의 출력 포트를 가르키고, C_3,5는 제 3 행 및 제 5 열에서 가산기 회로의 출력 포트를 가르킨다.

상기 지정을 사용하여, 가산기 회로망(20)내의 가산기 회로(26)의 상호 연결은 이하 식으로 기술되는데,

A_ij=C_ij및

B_ij=C_{i-j, j-k}

여기서, k=2^i-1, i=1, 2, …, M 및 비규정된 단자(예를들어 B_3,1=C_2,-3)의 연결은 0이다.

제 3 도는 가산기 회로(26)의 한 실시예를 도시한다. 제 3 도에서, 입력 포트 A 및 B는 2진 합 회로(220)에 연결된다. 회로(220)의 자리올림 출력 CO은 플립 플롭(230)에 의해서 재클럭화 되어 리드 C1을 따라 자리올림 입력으로서 합회로(220)로 피이드 백 된다. 상기 합 출력은 가산기 회로로 보내지기전에 플립 플롭(240)에 의해서 재클럭화된다.

각 가산기 회로(26)에 플립 플롭(240)에 의해 제공된 재클럭킹 때문에 M 클럭 주기의 지연은 가산기 회로망(20)에 의해 초래된다. 이와 유사하게, 지연 회로망(10)이 동일 지연의 M클럭 주기를 제공하도록 배열되며, 따라서 경로지정 회로망(30)에 들어가는 각 패킷의 활성 비트는 상응하는 패킷에 대해 회로망(20)의 시프트 제어 신호의 최하위 비트와 일치한다. 이러한 지연을 제공하기 위해서, 제 4 도의 도식적 실시예는 다수의 시프트 레지스터(13)를 포함하는 지연 회로망(10)을 도시하는데, 상기 시프트 레지스터는 스티어링 회로망의 상이한 입력 라인(110)에 각각 전용되고 상이한 라인(130)상에 출력 신호를 제공한다.

유휴 라인의 수를 계산하여 활성 라인의 좌측으로 시프트되는 라인의 수를 결정하는 실시예에 대하여 제 5 도는 경로지정 회로망(30)의 세부를 도시한다. 제 5 도의 회로망도 상호 연결된 경로지정 소자(31)의 다수의 행 또는 레벨을 포함하는 매트릭스 형이다. 각 경로지정 소자(31)는 신호입력 E 및 D, 경로지정 제어입력, 스트로브 클럭 입력 및, 신호 출력 F 및 G을 갖는 것으로, 도시되었다.

경로지정 회로망(30)의 각 레벨은 가산기 회로망(20)으로부터 시프트 제어 신호의 특정 비트에 의해서 명령된 스위칭을 실행한다. 상기 스위칭은 "통과"나 또는 좌측으로 "시프트"하고 상기 시프트는 제어 비트(1, 2, 4, 8, 등등)의 가중치와 동등한 거리이다. 최하위 비트는 회로망(30)의 제 1 레벨을 제어하고, 상기 비트의 뒤를 잇는 비트는 상기 레벨의 뒤를 잇는 레벨을 제어한다. 따라서, 각 레벨에서의 좌측 시프트의 거리는 2^i-1과 동등한데, 여기서 i는 레벨 번호이다.

경로지정 소자의 상호연결은 이하식에 의해 규정되는데,

Ei, j= F_{i, j}및 D_ij=G_i,j,j+k

여기서, 전과 같이, i 및 j는 행과 열을 각기 나타내고, k= 2^i-1(i=l, 2, …, M)이고, 비규정 단자의 연결은 0이다.

소자의(31)의 제 M 번째 행 다음에 나오는 2^M-1시프팅 처리를 완성하기 위해서, OR게이트(152 ; 소자(31)내의 OR 게이트(52)와 기능에서 동일함)는 적당한 출력 라인(120)에 시프트된 신호를 배치한다. 물론, 앞서 지시된 바와 같이, 회로망(30)의 구조는 충분히 반복되고 게이트(152)는 소자(31)의 다른 행으로 대치될 수 있다.

회로망(20)의 가산기 회로의 레벨의 수 M가 또한 회로망(20)에서 예기된 워드당 최대수의 비트라는 것을깨달아야 한다. 회로망(20)의 각 비트가 회로망(30)의 한 레벨을 제어하기 때문에, 결과로서 회로망(30)도 또한 M레벨을 가지게 된다.

회로망(30)내에서 제어 상호연결은 신호 상호연결보다 더 간단하다. 대체로, 특정한 신호가 어느 레벨에서 발견되는 곳은 어디든지, 그다음 레벨에 대한 상기 신호의 제어는 그 신호가, 존재하는 곳에 경로지정되야만 한다. 그러나, 제어 신호는 이렇게 지정될 필요가 없는데, 왜냐하면, 회로망(30)의 열을 따라서 회로망(20)의 제어 신호를 전송하는 것으로도 충분하기 때문이다. 따라서, 제 5 도는 회로망(30)의 열을 따라서 연결된 제어 라인을 도시하는데, 적당한 스트로브 신호는 경로지정 소자(31)의 다른 레벨내로 제어 신호비트를 들여보내다.

특정한 예가 특정 패턴의 입력 신호용 신호, 경로를 도시한 제 6 도에 도시된다. 입력 라인 2, 3, 7, 9, 10 및 12는 활성이고("0"으로 표시) 나머지 라인은 비활성이다("1"로 표시). 각 입력 라인의 다음은 2진수이고, 이것은 좌측 시프트를 명령하는 가산기 회로망(20)으로부터의 시프트 제어워드를 나타낸다. 상기 시프트는 입력 라인 1 내지 12에 대해, 각기 1, 1, 1, 2, 3, 4, 4, 5, 5, 5, 6 및 6이다. 개개의 제어비트는 상기 비트가 제어하는 경로지정 소자의 다음에 또한 도시된다. 스티어된 라인 출력 포트 1내지 6에서 종료하는 굵은선으로 제 6 도에 묘사되었다.

경로지정 소자(31)는 제 7 도에서 도시된 바와 같이 수행될 수도 있다. 회로망(20)으로부터 시프트 제어워드에 응답하여, 플립-플롭(51)은 제어모듈(40)에 의해 제공된 스트로브 신호의 도움으로 적용가능한 시프트제어 비트를 기억한다. 입력 신호 포트 D 및 E는 OR 게이트(52)에서 조합되고 게이트(52)의 출력은 AND 게이트(53 및 54)에 연결된다. 게이트(53)는 또한 플립-플롭(51)의 참 출력에도 연결된다. 게이트(54)도 또한 플립-플롭(51)의 반전 출력에 연결된다. 게이트(53 및 54)의 출력은 재클럭화 플립-플롭(55 및 56)을 통해 출력신호 포트 F및 G에 각기 연결된다.

상기로부터, 제어모듈(40)이 매우 약한 부하를 가진다는 것을 알수 있다. 제어모듈(40)은 시스템 클럭 및 스트로브 클럭을 회로망(20)에 공급하고 M개의 엇갈리게 배열된 클럭 주기(한 클럭 주기씩)를 회로망(30)의 소자(31)에다 공급해야 한다. 회로창(30)에 공급된 M개의 스트로브 클럭중 제 1 클럭은 회로망(20)에 인가된 스트로브 클럭으로부터의 M클럭 주기를 지연시킨다.

회로망(20)으로의 스트로브 신호는 인입한 패킷의 활성비트와 일치되어야 하고 두 상태중 한 상태를 포함해야 한다. 정보가 기본 동기화 클럭 및 활성 비트라 추측되는 표시를 포함하는 본 발명의 스티어링 회로망에 도달되거나, 또는 대안으로, 제어모듈(40)이 상기 정보의 정보원이다. 제 8 도는 기본 시스템 클럭을 발생하는 제어모듈(40)의 실현을 나타낸다.

제 8 도에서, 발진기(410)의 회로망(10, 20 및 30)과 제어모듈(40)내의 여러 성분에 시스템 클럭을 제공하고, 상기 제어모듈은 시스템 클럭을 분할하고 회로망(20)의 입력에 활성비트의 출현을 표시하는 "자리올림출력"펄스를, 발생시키는 카운터(420)를 포함한다. 상기 카운터(420)의 출력은 M클럭 주기의 지연을 제공하는 시프트 레지스터(450)에 인가되고 시프트 레지스터(450)의 출력 신호는 회로망(30)에 인가된 M제어 신호의 셋트(set)를 발생시키는 탭된 시프트 레지스터(460)에 인가된다.

비활성 라인의 수 보다는 오히려 활성 라인의 수를 계산하는 실시예에 대하여, 가산기 회로망(20)은 플립 플롭(23)의 Q출력보다는 오히려

출력을 사용하고 "0"보다는 오히려 "1"을 가산기 회로의 제 1 열의 모든 B입력에 셋트함으로써 이러한 카운팅을 수행하도록 변경된다. 상기는 합을 -1로 초기화시키며 따라서, 제 1 활성 라인은 합을 0으로 증가시키고 그 합을 제 0번째 출력 라인(120), 즉, 회로망(30)의 최좌측 출력 라인으로 향하게 한다.

이러한 변형에 대해, 가산기 회로망(20)의 각 라인(140)의 출력 신호는 먼저 최하위 비트인 2진 시프트제어워드이고, 상기 2진 시프트 제어워드는 관련된 입력 라인(130)이 연결되는 특정한 출력 라인(120)을 확인한다. 예를들어, 제 6 도의 활성 패턴 1, 0, 0, 1, 1, 1, 0, 1, 0, 0, 1, 0에 대해 유도된 합 신호는 -1, 0, 1, 1, 1, 1, 2, 2, 3, 4, 4, 5로 숫자화된 라인(120)의 연결을 상술한다. 어떤 수신처는 반복된다는 것에 유의해야 한다. 상기 반복은 이하 도시된 바와 같이, 무시된 유휴 라인과 관련된다.

변경된 가산기 회로망(20)에 의해서 계산된 합 신호는 제 5 도에서 도시된 구조와는 필연적으로 다른 구조인 경로지정 회로망(30)에 인가된다. 이러한 예증적 실시예에 적합한 한 구조가 제 9 도에 도시되었다. 상기 구조는 1975년 12월자인 컴퓨터에 관한 IEEE회보 제 C-24권 12호의 1145 내지 1155페이지에 디.에이취.라우리씨에 의한 명칭이 "어레이 프로세서에서의 데이타의 억세스 및 얼라인먼트"인 얼라인먼트 회로망 구조와 비슷하다.

제 9 도는 변경된 샤플(shuffle) 패턴으로 상호연결된 스위치 소자(32)의 4개 행(2⁴또는 16개의 입력 라인(120)을 수신할 수 있음)을 구비하는 회로망(30)을 도시한다. 명료성을 위해, 라인(130 및 140)쌍이 제 9 도의 상단에서 도시되고 각 소자(32)는 단지 두개의 입력과 두개의 출력만을 갖는 것으로 도시되었다. 실제로, 이러한 "합침"에 따르는 각각 묘사된 경로는 라인(130)으로부터 유도된 데이타와 라인(140)으로부터 유도된 제어의 경로인 한쌍의 경로를 나타낸다.

"샤플"이란 용어는 카드 데크의 보통의 샤플링(shuffling)에서 파생되는데, 상기 데크는 상기 데크를 반으모 나눠 각각의 상기 반에서 한 카드를 교대로 취하므로 상기 데크에 다시 모이는 절차를 따른다. 이러한 샤플이 "완전 샤플"이라 불린다. 상기의 역은 역완전 샤플이라고 불릴 수도 있다. 1971년 2월자인 컴퓨터에 관한 IEEE회보 제 C-20권 153 내지 161페이지에 에이취.스톤씨에 의한 명칭이 "완전 샤플에 대한 병렬처리"인 논문을 참조하라. 때때로 배니안(Banyan) 회로망이라 불리는 제 9 도의 단 사이에 도시된 상기 변경된 샤플은 상기 데크를 반으로 나누고, 교대로 각각의 상기 반으로부터의 두 "핸드(hands)"에 한 카드를 각각 분배하고, 모든 카드가 새로운 "핸드"로 분배될 때까지 상기 과정을 반복해서 다른 카드의 상단에 패도르기 "핸드" 중 하나를 놓음으로써 상기 카드 데크에 다시 모이는 것과 유사하다. 상기는 역완전 샤플의 단순한 재배치이다. 제 9 도에서, 샤플될 "카드"는 행사이의 상호연결 경로의 도시된 셋트이다. 행사이의 상호연결 경로의 각각의 세트는 특정 수의 "카드"를 각각 갖는 다수의 "데크"이다. 특히, 제 1 행 다음의 "데크"는 4개의 "카드"를 포함하고, 제 2 행 다음의 "데크"는 8개의 "카드"를 포함하는등, 각 행에 대해 2개의 인수씩 증가된다. 마지막 행 다음에, 역 완전 샤플은 실행된다.

각각의 소자(32)는 입력 A 및 B와 출력 A' 및 B'를 가져서 "통과" 상태인지 또는 "교차(cross)" 상태인지를 추측할 수있다. 상술된 바와 같이, 각각의 입력은 데이타 입력 및 제어 입력을 나타내고, 각각의 출력에 관해서도 유사하다. 각각의 스위치 소자(32)가 취하는 활성 비트와 라인(130 및 140)을 통해서 스위치 소자(32)로 들어가는 신호의 특정 시프트 제어워드 비트에 좌우된다. 특히, 스위치 소자(32)의 제 1 단(제 9 도의 상단)의 시프트 제어워드의 최하위 비트에 의해 제어되고 각 연속단은 상기 시프트 제어워드의 그다음의 더 높은 차수의 비트에 의해서 제어된다. 아래의 진리표는 스위치 소자(32)가 상기 스위치 소자의 입력 상태에 응답하여 취하는 상태를 나타내고, 제 10 도에 도시된 회로 설계는 이러한 진리표를 충족시킨다.

[진리표]

*d는 "돈 케어(don't care)"를 상징

제 10 도에 도시된 스위치 소자(32)는 세가지 기능을 수행하는데, 즉, 각각의 데이타 입력에 대한 활성비트와 각각의 제어 입력에 대한 적당한 제어워드 비트를 검출하고, "통과" 또는 "교차" 스위칭을 수행하고, 상기 활성비트에 관련된 시프트 제어워드를 내보낸다. 시프트 제어워드를 내보내는 것은, 신호가 회로망(30)의 행을 통해 전해질시에, 각 행에서 필요로하는 제어 비트가 상기 활성 비트와 항상 일치하게 하기 위함이다. 상기는 스위칭 및 제어 설계 조건을 간략화한다. 제 10 도의 설명도는 데이타 및 제어 경로를 명백히 도시한다. 라인(321 및 323)은 각기 입력 A 및 B의 데이타 라인이고, 라인(322 및 324)은 각기 입력 A 및 B의 제어 라인이다. AND 게이트(325)는 직접 라인(322)에 연결되고 인버터(32b)를 통해 라인(321)에 연결된다. AND 게이트(327)는 직접 라인(321)에 연결되고 인버터(328)를 통해 라인(324)에 연결된다. 게이트(325 및 327)는 스위치(32)의 상태를 제어하는 신호를 발생시키는 OR 게이트(329)에 연결된다. 상기 신호는 D플립-플롭(330 ; 모듈(40)로부터의 제어 신호의 도움으로)에서 포획되어 선택기 (335)에 인가된다. 선택기(335)는 라인(321 내지 324)상의 신호의 재클럭화된 리플리카(replica)에 응답한다. 재클럭킹은 플립-플롭(341 내지 344)에서 행해진다. 선택기(355)는 종래의 두개의 이중극/이중 드로우(throw) 스위치(예를들어, AND 및 OR 게이트로 실현됨)이다. 상기 선택기는 스위치 소자(32)에 대해서 "통과"나 또는 "교차"상태를 설정하여 그 신호를 라인(331 내지 334)에 인가한다. 라인(331 및 332)은 스위치 A'출력에 대한 데이타 및 제어 신호를 옮기고 라인(333 및 334)은 스위치 B' 출력에 대한 데이타 및 제어 신호를 옮긴다. 라인(331 및 333)은 스위치 소자(32)로 빠져나가기전에 각기 플립-플롭(345 및 346)을 통해서 지연된다. 상기는 적당한 제어 비트가 스위치 소자(32)의 그다음 행에서 활성 비트와 일치되는 것을 보장하기 위해 데이타에 관하여 제어를 내보낸다.

제 11 도는 제 6 도의 활성 비트 패턴에 응답하여 전술된 경로지정 회로망(30)의 동작을 설명한다. 비록 각각의 비활성 라인이 관련 수신처 어드레스를 갖더라도 비활성 라인과 그외 상기 수신처 어드레스로 지정되지 않은 비활성 라인이 활성 라인의 우측으로 분리됨이 명백히 보여진다.

비록 제 1 도에서 도시된 스티어링 회로망(100)이 세가지 기능적 블럭을 묘사한다하더라도, 그것은 스티어링 회로망의 실시예가 별개의 블럭을 필요로한다는 것을 의미하지는 않는다. 실제로, 상기 스티어링 회로망은 가산기 회로망(20)의 분산 제어하에서 동작하기 때문에, 종종 스티어링 회로망의 기능적인 블럭의 실시예는 모듈래러티를 증가시키기 위해서 합체된다.

또한, 비륵 스티어링 회로망(100)이 패킷 스위칭장치와 관련하여 기술되어졌어도, 상기 기술된 스티어링회로망이 패킷 스위칭 포맷에 좌우되지 않고 실제로, 많은 상이한 스위칭 장치에 적용가능하다는 것을 알아야 한다.

또한, 전술된 회로의 VLSI 실시예는 적은 수의 리드를 유발시키므로, 더 적은 경로를 요구하는 실시예가 가능해지고, 본 발명의 범주내에서 고려된다는 것이 관찰된다. 이들 실시예는 일반적으로 보다 복잡한 회로를 필요로 한다. 예를들어, 제 2 의 예증적인 실시예와 관련하여 기술된 경로지정 회로망(30)은, 신호패킷이 시프트 제어워드를 기억하기 위한 부가적인 필드를 허용하도록 구성된다면, 같은 수 만큼의 리드의 절반(제어 및 데이타 신호를 정확히 조합하여)으로 설계될 수도 있다.

Claims

다수의 입력 포트 및 출력 포트를 구비하며 상기 입력 포트중 활성 포트의 신호를 경로지정 하기 위한 스티어링 회로망에 있어서, 상기 스티어링 회로망은 상기 활성 신호 포트의 신호에 대해 필요한 스티어링을 동시에 계산하기 위한 가산기 회로망(20)과, 상기 입력 포트에 연결되고 상기 가산기 회로망에 응답하여, 상기 활성 신호 포트의 신호를 출력 포트중 인접한 출력 포트로 향하게 하기 위한 경로지정 회로망(30)및 클럭신호를 상기 가산기 회로망과 상기 경로지정 회로망에 인가하기 위한 제어 블럭(40)을 포함하는 것을 특징으로 하는 스티어링 회로망.
제 1 항에 있어서, 상기 경로지정 회로망(30)이 모든 활성 라인을 동시에 조정하는 것을 특징으로 하는 스티어링 회로망.
제 1 항에 있어서, 상기 경로지정 회로망은 필요한 스티어링을 계산할시에 상기 가산기 회로망에 초래된 지연과 동일한 입력신호의 지연을 중재하기 위한 지연회로를 포함하는 것을 특징으로 하는 스티어링 회로망.
제 1 항에 있어서, 상기 가산기 회로망(20)은 다수의 입력 라인에 응답하여 상기 다수의 입력 라인과 같은 수이고 상기 입력 라인에 대응하며, 입력 신호중에서 입력 신호를 이송하지 않는 대응 입력 라인으로부터 떨어져 있는 입력 라인의 수를 각각 지시하는 것을 특징으로 하는 스티어링 회로망.
제 4 항 있어서, 상기 가산기 회로망이 상기 다수의 제어 신호를 동시에 발생하는 것을 특징으로 하는 스티어링 회로망.
제 4 항에 있어서, 상기 경로지정 회로망은 모든 입력 신호를 동시에 경로지정 하는 것을 특징으로 하는 스티어링 회로망.
제 3 항에 있어서, 상기 지연은 M인데, 여기서 M은 반올림된 상기 다수의 입력 라인의 log₂값과 동일한 것을 특징으로 하는 스티어링 회로망.
제 1 항에 있어서, 상기 가산기 회로망(20)은 상기 다수의 입력 라인과 스트로브 신호에 응답하여, 입력 라인중 어느 입력 라인이 입력 신호를 이송하는가를 지시하기 위한 기억회로 및, 상기 기억 수단에 연결되고 총계하여 상기 입력 라인의 수와 동일한 다수의 열과 총계하여 반올림된 상기 입력 라인의 수의 log₂와 동일한 다수의 행을 갖는 매트릭스를 형성하도록 상호연결된 다수의 가산 회로를 포함하는 것을 특징으로 하는 스티어링 회로망.
제 8 항에 있어서, 상기 기억 회로는 상기 다수의 입력 라인중 상이한 입력 라인과 스트로브 신호에 각각 연결된 다수의 필립-플롭을 포함하는 것을 특징으로 하는 스티어링 회로망.
제 8 항에 있어서, 상기 가산 회로는 입력 A 및 B와 출력 C를 포함하고 상기 가산 회로 전체에 걸친 상호연결은 이하식에 의해 규정되는데,

A_ij=C_i-ijj및 B_ij=C_i-1,j-k

여기서 i는 행이고, j는 열이며, k=2^i-1이고, 비규정된 단자로의 연결은 0인 것을 특징으로 하는 스티어링 회로망.
제 1 항에 있어서, 상기 경로지정 회로망(30)은 상기 가산기 회로망(20)으로부터 유출하는 제어 신호에 응답하는 다수의 경로지정 소자(30, 31, 32)를 포함하는데, 상기 경로지정 소자는 경로지정 소자의 행중 직전에 선행한 행의 출력 신호로부터 유도되어진 경로지정 소자의 각각의 행의 입력 신호와 상기 지연 회로망으로부터 유도되어진 경로지정 소자의 상기 행중 제 1 행의 입력 신호를 가진 연속적인 행 및 열에 상호연결되는 것을 특징으로 하는 스티어링 회로망.
제 11 항에 있어서, 상기 경로지정 소자는 입력단자 D 및 E와 출력 단자 F 및 G를 구비하며, 상기 경로지정 소자 간의 상호연결은 이하 식에 의해 규정되는데,

E_ij=F_i-1,j및 D_ij=G_{i-1, j+k}

여기서 i는 행이고, j는 열이며, k=2^i-1이고 비규정된 단자로의 연결인 것을 특징으로 하는 스티어링 회로망.