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KR920003703B1 - 반도체 장치 - Google Patents

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KR920003703B1
KR920003703B1 KR1019890001699A KR890001699A KR920003703B1 KR 920003703 B1 KR920003703 B1 KR 920003703B1 KR 1019890001699 A KR1019890001699 A KR 1019890001699A KR 890001699 A KR890001699 A KR 890001699A KR 920003703 B1 KR920003703 B1 KR 920003703B1
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산요덴끼 가부시끼가이샤
이우에 사또시
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Abstract

내용 없음.

Description

반도체 장치
제 1 도는 본 발명을 설명하기 위한 평면도.
제 2 도는 본 발명을 설명하기 위한 A-A선 단면도.
제 3 도는 본 발명을 설명하기 위한 A-A선 평면도.
제 4 도는 종래의 예를 설명하기 위한 평면도.
* 도면의 주요부분에 대한 부호의 설명
11 : P형 반도체 기판 14 : 베이스 영역
15 : 에미터 영역 16 : 에미터 안정화 저항영역
17 : 에미터 안정화 저항 20 : 베이스 전극
22 : 에미터 전극 23 : 제 1 의 콘택트 홀
27 : 접속전극 28 : 제 2 의 콘택트 홀
본 발명은 파워트랜지스터의 2차 항복내량을 증대시킨 반도체 장치에 관한 것이다.
종래에는 트랜지스터를 에미터접지로 콜렉터.에미터 사이의 역내압을 증가시키면 2차 항복이 발생된다. 2차 항복의 원인은 횡방향의 열적불안정성이라고 하는 것으로 이 횡방향의 열적불안정성에 의하여 국부적인 전류의 집중이 발생되어 트랜지스터가 파괴된다.
따라서, 트랜지스터의 안전 동작영역(ASO)를 크게하는 대책으로서는 에미터를 분할하고 분할된 각각의 에미터에 에미터 안정화 저항이라 칭하는 보호 저항을 삽입하여 에미터 전류를 균등하게 분할하고, 또 특정의 에미터에 이상 전류가 흐르려고 한 경우, 상기의 에미터 안정화 저항의 전압강하에 의하여 부 귀환 효과를 발생시켜서 전류의 집중을 방지하는 것이 일본국 특공소 56-13383호 공보에 기재되어 있다.
이상과 같은 종래의 반도체 장치를 제 4 도에 표시한다.
제 4 도에 있어서, (1)은 N+형 콜렉터 콘택트 영역, (2)는 콜렉터 콘택트 구멍, (3)은 P형 베이스 영역, (4)는 베이스 콘택트 구멍, (5)는 N+형 에미터 영역, (6)은 에미터 콘택트 영역, (7)은 에미터 콘택트구멍, (8)은 에미터 저항 영역, (9)는 에미터 저항 영역(8)에 의한 에미터 안정화 저항이다. 에미터 안정화 저항(9)는 일반적으로 1-수 Ω 전후의 치를 가진다.
그러나 제 4 도의 구조는 에미터 콘택트 영역(6)으로부터 인접한 에미터 콘택트 영역(6)까지의 베이스 영역(3)표면이 전혀 불필요하게 되어 패턴 면적의 축소화가 곤란한 결점이 있었다.
또한, 에미터 안정화 저항(9)의 치를 크게 하면 당연히 효율이 저하되므로 파괴강도가 올라가도 큰 출력진폭을 얻을 수 없게 된다.
한편, 에미터 안정화 저항(9)의 치를 작게하면 에미터 안정화 저항(9)이 부 온도 계수를 가진것에 기인하는 상기한 부 귀환 효과의 동작범위가 좁혀져 버린다.
그러므로 트랜지스터를 가장 적당하게 설계를 행하기 위하여는 상기한 에미터 안정화 저항(9)의 치를 작게 또한 에미터 안정화 저항(9) 자신의 분산을 최대한으로 억제하지 않으면 않된다.
그러나 제 4 도의 구조는 에미터 안정화 저항영역(8)과 에미터 영역(5) 및 에미터 콘택트 영역(6)이 동일한 확산영역이므로 에미터 안정화 저항영역(8)의 선폭 W가 변화되면 그 길이 ℓ 까지 변화된다.
그러므로 에미터 안정화 저항(9) 자신의 분산이 크며 충분한 보호동작을 행하게 하는데에는 그 치를 작게 할 수 없는 결점이 있었다.
본 발명은 상술한 종래 구조의 결점을 해소하고자 하는 것이며, 스페이스 효율에 우수한 에미터 안정화 저항 내장형의 반도체 장치를 얻는 것을 제 1 의 목적으로 하고, 또한 트랜지스터 효율의 저하를 억제하는 동시에 2차 파괴내량을 증대시킨 트랜지스터를 가장 적당하게 설계를 용이하게한 반도체 장치를 얻는 것을 제 2 의 목적으로 한다.
본 발명은 상기한 제 1 의 목적을 달성하기 위하여 에미터 영역(15)의 길이 방향과 에미터 안정화 저항영역(16)의 길이 방향이 평행이 되도록 설치하는 것을 특징으로 한다.
또, 본 발명은 상기의 제 2 의 목적을 달성하기 위하여 에미터 영역(15)와 에미터 안정화 저항영역(16)을 접속전극(27)에 의하여 접속시키는 동시에 에미터 안정화 저항(17)의 치가 에미터 전극(22)용인 제 1 의 콘택트 홀(23)과 접속전극(27)용인 제 2 의 콘택트 홀(28)과의 거리로 결정되도록 한 것을 특징으로 한다.
본 발명에 의하면 에미터 영역(15)과 에미터 안정화 저항영역(16)을 병렬로 설치하였으므로 베이스 영역(14)표면의 스페이스를 유효하게 이용할 수 있다.
또, 에미터 안정화 저항(17)의 치가 선폭의 분산에 의하여 거의 변동하지 않으므로 에미터 안정화 저항(17)의 정밀도가 높고, 또한 분산이 적다.
그러므로 항상 안정된 부 귀환 동작을 행하게 할 수 있다.
이하, 본 발명을 도면을 참조하면서 상세히 설명한다.
제 1 도 및 제 2 도는 각각 본 발명에 의한 반도체 장치를 표시한 평면도 및 제 1 도의 A-A선 단면도이다.
상기한 도면에 있어서, (11)은 P형 반도체기판, (12)는 기판(11) 전면에 적층시켜 형성한 콜렉터로 되는 N형에 피택셜층, (13)은 기판(11)표면에 형성한 N+형의 매입층, (14)는 에피택셜층(12) 표면에 형성한 P형의 베이스 영역, (15)는 베이스영역(14)의 표면에 형성한 N+형의 에미터 영역, (16)은 에미터 영역(15)과 동시에 형성한 N+형의 에미터 안정화 저항영역, (17)은 에미터 안정화 저항영역(16)이 형성되는 에미터 안정화 저항, (18)은 에피택셜층(12) 표면으로부터 매입층(13)과 연결하는 N+형의 콜렉터 저항영역이다.
또, (19)는 에피택셜층(12) 표면을 덮는 산화막, (20)은 베이스 영역(14) 표면에 베이스 콘택트 구멍(21)을 끼워서, 음접촉(ohmic contact)하는 베이스 전극, (22)는 에미터 안정화 저항영역(16)의 거의 중앙에 제 1 의 콘택트 홀(23)을 끼워서 음 접촉하는 에미터 전극, (24)는 콜렉터 저항영역(18)의 표면에 콜렉터 콘택트 홀(25)를 끼워서 음 접촉하는 콜렉터 전극, (26)은 층사이의 절연막이다.
에미터 영역(15)은 에미터 안정화 저항영역(16)의 양측에 2개, 즉, 긴쪽 방향을 맞추도록 평행으로 동일간격으로 배열한다.
에미터 전극(22)은 에미터 안정화 저항영역(16)의 중심부에 음 접촉하고 에미터 저항영역(16)에 각각의 에미터 영역(15)에 대응하는 2개의 에미터 안정화 저항(17)을 형성한다.
이때, 에미터 영역(15)의 긴쪽방향의 길이를 2개 몫인 에미터 안정화 저항(17)의 길이에 맞먹는 길이로 하고, 에미터 영역(15)과 에미터 안정화 저항영역(16)의 길이를 동일하게 하여 놓으면, 베이스 영역(14) 표면에 불필요한 스페이스를 만들지 않고 끝난다.
또, 에미터 영역(15)과 에미터 안정화 저항영역(16)과의 이 간 거리가 최소의 선폭으로 끝나므로 전체의 패턴 면적을 축소시킬 수 있다.
에미터 영역(15)은 각각을 완전한 섬모양으로 형성한 쪽이 베이스.에미터 접합길이를 증대시킬 수 있고, 출력을 증대시킬 수 있다.
그러므로 에미터 안정화 저항영역(16)은 에미터 영역(15)으로부터 이간시켜 베이스 영역(14) 표면에 형성하고, 양자를 1층째의 접속전극(27)에 의하여 전기적으로 접속시킨다. 접속전극(27)은 에미터 안정화 저항영역(16)의 끝에 제 2 의 콘택트 홀(28)을 끼워서 음 접촉하고, 또한 에미터 콘택트 구멍(29)을 끼워서 에미터 영역(15)과 콘택트한다.
이와같이 하는 것으로 에미터 전극(22)이 각각 에미터 안정화 저항(17)을 끼워서 에미터 영역(15)을 꺼낸 구조를 실현시키고 있다.
이와 같은 구조에 의하면 에미터 영역(15)과 에미터 안정화 저항영역(16)이 접속전극(27)에 의하여 접속되므로 에미터 안정화 저항(17)의 치는 제 1 과 제 2 의 콘택트 홀(23)(28)사이의 에미터 안정화 저항영역(16)으로 결정하게 된다.
그러므로 에미터 안정화 저항영역(16) 형성용의 포토마스크와 제1, 제 2 의 콘택트 홀(23)(28) 형성용의 포토마스크에 마스크 엇갈림이 발생되어도 2개의 에미터 안정화 저항(17)은 밸런스가 무너지는 일이 없다.
또, 에미터 안정화 저항영역(16)의 선폭을 제 1 과 제 2 의 콘택트 홀(23)(28)의 크기보다 굵게 하여 놓으면, 확산의 분산에 의한 선폭의 변화는 에미터 안정화 저항(17)의 저항치를 결정하는 여러가지의 요인중, 그 길이와 폭에는 영향을 주지 않는다.
남은것은 시이트 저항의 변화인 바, 확산의 분산에 의한 불순물농도의 변화는 미미한 것으로 저항치의 변화는 무시할 수 있을 정도로 작다.
그러므로 에미터 안정화 저항(17)의 정밀도가 좋고, 저항치의 분산이 작으므로 좌우의 에미터 영역(15)을 흐르는 콜렉터 전류에 언밸런스가 발생하기 어려운 트랜지스터가 얻어진다.
상기의 에미터 안정화 저항영역(16)과 그 양곁의 에미터 영역(15)에서 단위 트랜지스터(30)를 구성한다.
그리고 스트라이프(stripe) 형상의 공통 베이스 영역(14) 표면에 상기의 단위 트랜지스터(30)를 다수개 설치하고, 에미터 전극(22)이 상기의 다수개의 단위 트랜지스터(30)를 병렬접속시켜서 1개의 단위 트랜지스터군을 구성하며, 이 단위 트랜지스터군을 복수개 병렬로 접속시키는 것으로 고출력 트랜지스터를 형성한다.
콜렉터전극(24)은 2층째의 배선층을 이용하여 베이스 영역(14) 양곁의 콜렉터 저항영역(18) 표면에 뻗게 하고, 베이스 전극(20)은 1층째의 배선층을 이용하여 베이스 영역(14) 표면에 뻗게 한다.
이와 같이하여 고출력 트랜지스터를 구성하게 되면, 에미터 안정화 저항(17) 자신의 정밀도가 우수하므로 단위 트랜지스터(30)에 흐르는 콜렉터 전류에 언밸런스가 발생되는 요인중, 에미터 안정화 저항(17)의 분산에 의한 요인을 극히 작게 억제할 수 있다.
그러므로 에미터 안정화 저항(17)을 보다 고정밀도로, 또한 작은치로 설정하여 상기의 출력트랜지스터의 효율을 향상시킬 수 있다.
더구나, 에미터 안정화 저항(17)의 부 귀환능력 중의 대부분이 상기 분산에 의하여 상실되어 있지 않으므로 ASO 파괴내량을 뒤떨어지게 하지 않는다.
또한, 에미터 안정화 저항(17)의 저항치를 작게하는 방법으로서 에미터 안정화 저항영역(16)의 길이를 짧게 하는 외에 선폭을 굵게하는 것으로도 실현시킬 수 있다.
본원에 있어서, 접속전극(27)을 사용한 것은 2층 배선구조를 사용하면 에미터 전극(22)을 끌고 돌아다니는 것이 용이하다. 그 경우, 베이스 전극(20)은 에미터 전극(22)이나, 콜렉터 전극(24)으로 크로스 된다. 이것을 제 3 도에 표시한다.
동일 도면에 있어서 (30)은 단위 트랜지스터, (22)는 에미터 전극, (24)는 콜렉터 전극, (20)은 베이스 전극, (14)는 스트라이프 형상의 베이스 영역, (21)은 베이스 전극(20)의 베이스 콘텍트 구멍이다.
한개의 스트라이프 형상 베이스영역(14)에 형성한 다수개의 단위 트랜지스터(30)은 베이스 영역(14)과 평행으로 뻗은 에미터 전극(22)에 의하여 병렬접속되어 단위 트랜지스터군을 형성하고, 이 단위 트랜지스터군을 복수개 배열하여 전체의 트랜지스터를 형성한다.
베이스 전극(20)은 제 1 도와 동일하게 에미터 영역(15)의 뻗은 방향에 대하여 직각 방향으로 뻗게하고 단위 트랜지스터(30)과 단위 트랜지스터(30)사이의 베이스 영역(14) 표면에 음 접촉시킨다.
이와 같이 베이스 전극(20)을 에미터 전극(22)와 콜렉터 전극(24)에 대하여 직교시키면, 에미터 전극(22)와 콜렉터전극(24)가 베이스전극(20)에 의하여 발생한 계단차이와 직교하므로, 에미터 전극(22)와 콜렉터전극(24)의 스텝가바레지를 손상시키지 않는다. 미세화를 위하여 베이스 전극(20)의 선폭은 제한을 받기 쉽다.
그러므로 베이스 전극(20)의 빗살부분(31)에 접속하는 단위 트랜지스터(30)의 수를 증가시키면 베이스전극(20)의 진위 강하 때문에 단위 트랜지스터(30)의 동작 상태에 언밸런스를 발생하기 쉽다.
베이스 전극(20)의 빗살부분(31)을 동시 접속시키는 베이스 전극(20)의 중추부(32)는 비교적 용이하게 선폭을 굵게 할 수 있으므로 빗니부분(31)사이의 언밸런스는 적다.
그래서 본원에 있어서, 베이스전극(20)을 직교시킨 것은 동일하게 제 3 도에 표시한 바와같이 한개의 베이스전극(20)의 빗살부분(31)에 접속되는 단위 트랜지스터(30)의 수를 한개의 에미터 전극(22)에 접속되는 단위 트랜지스터(30)의 수보다 적게하는 것에 의하여 전체의 단위 트랜지스터(30)에 균일한 베이스 바이어스를 인가할 수 있다.
그러므로 동작 상태가 균일화되므로 한층 고출력의 파워트랜지스터를 실현시킬 수 있다.
이상 설명한 바와같이 본원에 의하면, 고출력, 고내압으로 점유면적을 축소시킨 파워트랜지스터를 실현시킬 수 있으므로 이 트랜지스터를 이용하여 SEPP(Single ended push-pull)회로와 같은 출력단 트랜지스터를 구성하고, 이 회로를 편입한 반도체 장치에 의하여 카스테레오나 포터블 라디오 카세트와 같은 음향용 전자기기를 구성하는 것에 의하여 보다 저렴한 가격으로 고출력의 장치를 실현시킬 수 있다.
이상 설명한 바와같이 본 발명에 의하면, 에미터 안정화 저항(17)을 편입하는 것에 의하여 2차 항복내량을 증대시킨 고출력 파워트랜지스터가 실현될 수 있는 잇점을 가진다.
에미터 안정화 저항영역(16)의 배치를 고려하였으므로 점유면적을 축소시킬 수 있는 잇점을 가진다.
또한, 에미터 안정화 저항(17)의 분산을 억제하는 것에 의하여 저항치를 작게 고정밀도로 설정할 수 있으므로 트랜지스터의 효율을 향상시킬 수 있는 잇점을 가지며, 또한, 베이스전극(20)의 배치를 고려하는 것에 의하여 전체적으로 단위 트랜지스터(30)의 동작 상태가 균일화된 한층 고출력의 파워트랜지스터를 실현시킬 수 있는 잇점을 가진다.
그리고 본원의 반도체 장치를 이용하는 것에 의하여 저렴한 가격으로 고출력의 음향용 기기를 구성할 수 있는 잇점을 가진다.

Claims (7)

  1. 베이스 영역(14)의 표면에 에미터 영역(15)와 에미터 안정화 저항영역(16)을 형성하고, 에미터 전극(22)이 상기 에미터 안정화 저항영역(16)에 의한 에미터 안정화 저항(17)을 직열로 끼워서 상기 에미터 영역(15)를 꺼낸 반도체 장치에 있어서, 상기 에미터 전극(22)가 상기 에미터 안정화 저항영역(16)의 중앙에 콘택트하여 실질적으로 2개의 상기 에미터 안정화 저항(17)을 형성하고, 상기 에미터 영역(15)를 상기 에미터 안정화 저항영역(16)의 양측으로 근접한 위치에 평행으로 배치한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 에미터 영역(15)와 상기 에미터 안정화 저항영역(16)을 동일한 길이로 맞춘 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 에미터 영역(15)와 상기 에미터 안정화 저항영역(16)을 접속전극에 의하여 전기적으로 접속한 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 에미터 안정화 저항영역(16)의 중앙에 상기 에미터 전극(22)용의 제 1 의 콘택트 홀(23)을 그 양단부에는 각각 상기 접속전극용의 제 2 의 콘택트 홀(28)을 설치하고, 상기 에미터 안정화 저항(17)의 저항치가 상기 제 1 과 제 2 의 콘택트 홀(23)(28)사이의 거리만으로 결정되도록 한 것을 특징으로 하는 반도체 장치.
  5. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항에 있어서, 상기 에미터 안정화 저항영역(16)과 상기 양측의 에미터 영역(15)로 단위 트랜지스터(30)를 구성하고, 상기 에미터 전극(22)가 다수개의 상기 단위트랜지스터(30)를 병렬 접속하여 단위트랜지스터군을 구성하며, 이 단위트랜지스터군을 복수개 병렬 접속한 것에 의하여 고출력 트랜지스터로 한 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서, 상기 에미터 전극(22)의 뻗은 방향에 대하여 직각으로 베이스 전극(20)을 뻗게한 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 한개의 상기 에미터 전극(22)에 접속되는 상기 단위 트랜지스터(30)의 수에 대하여 한개의 상기 베이스 전극(20)에 접속되는 상기 단위 트랜지스터(30)의 수를 적게한 것을 특징으로 하는 반도체 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03225924A (ja) * 1990-01-31 1991-10-04 Sanyo Electric Co Ltd 半導体装置
US5488252A (en) * 1994-08-16 1996-01-30 Telefonaktiebolaget L M Erricsson Layout for radio frequency power transistors
JP2008042013A (ja) * 2006-08-08 2008-02-21 Sanyo Electric Co Ltd 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1563193A (en) * 1975-08-02 1980-03-19 Ferranti Ltd Semiconductor devices
JPS53122168U (ko) * 1977-03-04 1978-09-28
JPS5613383A (en) * 1979-07-11 1981-02-09 Chiyoda Chem Eng Construct Co Method and device for sealing up floatinggroof tank
JPS5837960A (ja) * 1982-05-27 1983-03-05 Nec Corp 半導体装置
JPS5992557A (ja) * 1982-11-18 1984-05-28 Nec Corp 入力保護回路付半導体集積回路
JPS62244170A (ja) * 1986-04-17 1987-10-24 Sanyo Electric Co Ltd トランジスタ

Also Published As

Publication number Publication date
JPH01209760A (ja) 1989-08-23
KR890013790A (ko) 1989-09-26
US5010383A (en) 1991-04-23
JPH084092B2 (ja) 1996-01-17

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