KR920009092B1 - 나눗셈기 회로 - Google Patents

Abstract

내용 없음.

Description

나눗셈기 회로

제1도는 본 발명에서 채용한 나눗셈 알고리즘을 설명하기 위한 수식도.

제2도는 본 발명에 의한 16bit 나눗셈기 회로의 구성도.

제3도는 제2도의 16bit 신경감산기의 구성도.

제4도는 제3도의 3bit 신경전가산기의 회로도.

제5도는 제2도의 멀티플렉서의 구성도.

* 도면의 주요부분에 대한 부호의 설명

SUB0~SUB14 : 신경감산기 MUX0~MUX14 : 멀티플렉서

DIV0~DIV14 : 피젯수 DIS0~DIS14 : 젯수

11 : 입력시냅스군 12 : 제1바이어스시냅스군

13 : 제2바이어스시냅스군 14 : 피드백시냅스군

15 : 뉴런군 16 : 인버터군

본 발명은 나눗셈기 회로에 관한 것으로, 특히 신경회로망 개념을 이용하여 처리속도가 매우 빠른 나눗셈기 회로에 관한 것이다.

사칙연산은 모든 산술연산의 기본이 되는 것으로 많은 계산에 이용되고 있다. 그 중 나눗셈은 가장 복잡한 연산이며 이것은 소프트웨어적인 방법과, 레지스터와 감산기, 콘트롤 로직을 이용하여 구성하는 방법 등으로 구현할 수 있다. 이들 방법들 중에서 조합논리를 이용한 방법의 수행시간은 신호가 게이트의 배열을 통과하는데 필요한 시간뿐이므로 처리속도가 가장 빠른 방법이다. 그러나 이 방식은 처리속도는 빠르나 칩면적을 많이 차지하는 단점이 있다. 그리고 레지스터와 감산기 콘트롤 로직을 이용하는 방법은 조합논리를 이용하는 방법보다 속도는 다소 틀리지만 칩면적을 많이 줄일 수 있다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 신경회로망 개념을 이용하여 처리속도가 매우 빠르고 칩면적도 줄일 수 있는 나눗셈기 회로를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은 Mbit의 피젯수신호를 Mbit의 젯수신호를 나누어 Mbit의 몫신호와 Mbit의 나머지신호를 발생하는 나눗셈기 회로에 있어서, 상기 Mbit 몫신호의 각 비트에 대응하는 복수의 Mbit 신경감산기들중, 상기 Mbit 몫신호의 최상위 비트에 대응하는 Mbit 신경감산기는 상기 Mbit의 피젯수신호중 최상위 비트를 최하위 비트신호로 하고 나머지 비트신호를 ＂0＂값으로 하는 Mbit의 피감산수신호를 상기 Mbit의 젯수신호로 감산하여 Mbit의 감산결과수신호를 출력하고 1bit의 빌림수신호를 (B)를 상기 Mbit 몫신호의 최상위 비트신호를 출력하며, 상기 Mbit 몫신호의 나머지 비트에 대응하는 Mbit 신경감산기들은 상기 Mbit의 피젯수중 대응하는 비트신호를 최하위 비트신호로 하고 나머지 비트신호를 상위단에서 전달된 값으로 하는 Mbit의 피감산수신호를 상기 Mbit의 젯수신호로 감산하여 Mbit의 감산결과수신호를 출력하고 1bit의 빌림수신호를 상기 Mbit 몫신호의 대응하는 비트신호를 출력하며, 상기 Mbit 몫신호의 각 비트에 대응하는 복수의 멀티플렉서들중, 각 멀티플렉서는 대응하는 신경감산기의 빌림수신호(B)에 응답하여 감산결과가 음일 때에는 대응하는 신경감산기의 Mbit 피감산수신호를 선택하고, 감산결과가 양일 때에는 대응하는 신경감산기의 Mbit 감산결과수신호를 선택하여 하위단의 피감산수신호의 최하위 비트신호를 제외한 나머지 비트신호로 전달하며, 상기 Mbit 몫신호의 최하위 비트에 대응하는 멀티플렉서의 출력을 상기 Mbit의 나머지신호로 하는 것을 특징으로 한다.

여기서, 상기 신경감산기는 신경회로망을 이용하여 PMOS 및 NMOS 트랜지스터로 이루어진 복수의 3bit 가산기로 구성한 것을 특징으로 한다.

첨부한 도면에 도시한 일실시예를 통하여 본 발명을 보다 상세히 설명하면 다음과 같다.

먼저, 본 발명의 일실시예를 설명하기 전에 나눗셈의 기본적인 원리를 살펴본다.

나눗셈 원리는 그 수의 구체적인 표현에 관계없이 피젯수에서 젯수를 계속 빼어서 피젯수가 젯수보다 최초로 작아지거나 0이 될 때 그 뺀 횟수가 몫이 되고 빼고 남은 피젯수의 값이 나머지가 되는 것이다.

그러나 이 방법은 피젯수가 제수보다 매우 클 경우 필요한 감산회로가 너무 많으므로 계산시간이 많이 걸려 실제로는 거의 사용되지 않는다. 나눗셈을 하는 방법은 여러 가지가 있으나 이들은 모두 감산회를 줄임으로써 연산속도를 빠르게 하는 것들이다.

본 발명에서 사용한 알고리즘은 환원 나눗셈과 거의 같다. 환원 나눗셈의 경우 피젯수에서 젯수를 뺀 결과가 음수일 때 젯수를 다시 피젯수에 더해서 빼기전의 피젯수 값으로 환원시키지만 여기서는 빼기전 피젯수의 값을 취하여 연산을 한다.

연산의 순서는 다음과 같다. 먼저 제1도에서와 같이 피젯수의 MSB와 제수의 LSB가 같은 자리가 되도록 하여 뺄셈을 한다. 피젯수의 MSB 앞에는 14개의 ＂0＂이 있는 것으로 본다. 이때의 결과가 음이면, 즉 피젯수가 젯수보다 작아서 빼어나지 않은 경우 몫의 MSB는 0이 되고빼어지는 경우에는 몫의 MSB는 1이 된다. 또 결과가 양인 경우는 뺄셈의 결과값을, 음인 경우는 빼기전의 값을 다음 뺄셈이 피감산수로 취한다. 여기서 취한 값에서 젯수를 앞단에서 보다 오른쪽으로 한 bit 더 시프트(자리수를 한 자리 낮춘)한 값을 감산수로 하여 다시 뺄셈을 한다.

이때의 빌림수에서 몫의 MSB인 Q14를 얻는다. 이 뺄셈 결과에 따라 피감산수의 값을 빼기전에 값 또는 뺄셈의 결과값에서 다시 취하여 다음 연산을 수행한다.

이러한 과정을 Q0을 얻을 때까지 반복하여 15bit의 몫을 얻을 수 있다. 그리고 Q0을 얻고난 후의 피젯수값이 나머지가 된다. 더 정확한 계산을 위해서는, 즉 소숫점 이하의 결과를 얻기 위해서는 이와 같은 과정을 반복하는 횟수를 증가시켜서 더 많은 유호 bit를 가지는 몫을 얻는다.

본 실시예에서는 상술한 알고리즘에 따라 15bit 신경감산기(SUB)와, 멀티플렉서(MUX)를 이용하여 1bit의 부호 비트를 포함하는 16bit 나눗셈기 회로를 구현한 것이다.

제2도를 참조하면, 16bit 나눗셈기 회로는 피젯수의 자리수에 해당하는 15개의 15bit 신경감산기(SUB0~SUB14)와 15개의 멀티플렉서 (MUX0~MUX14)로 구성한다. 신경감산기(SUB14)에는 피젯수(DIV14~DIV0)의 LSB와 같은 자리가 되도록 피감산수 입력단자(A14~A0)의 A0에 피젯수의 MSB(DIV14)가 입력된다. 나머지 피감산수 입력단자(A14~A1)에는 '0'를 입력하기 위해 그라운드시킨다. 그리고 감산수 입력단자 (B14~B0)에는 15bit의 젯수(DIS14~DIS0)가 입력된다. 멀티플렉서(MUX14)는 감산기 (SUB14)에서 수행된 뺄셈결과값에 따라 뺄셈결과중 C13~C0 또는 빼기전 피감산수 중 A13~A0를 취하여 신경감산기(SUB13)으로 넘겨준다. 선택수단(MUX14)의 선택단자에는 신경감산기(SUB14)의 빌림수신호(B)가 가해진다. 신경감산기(SUB14)의 결과가 음일 때 B는 '1', 양일 때 '0'의 값을 가진다. 따라서 선택수단(MUX14)는 이 값으로 감산기의 연산결과가 양일 때는 그 결과값 중 C13~C0를 취하여 다음 단에 넘겨주고, 음일 때에는 뺄셈을 하기 전의 피감산수 중 A13~A0를 다음 단에 넘겨준다. 다음단 신경감산기(SUB13)에서는 앞단의 선택수단(MUX14)에서 받은 14bit와 피젯수에서 해당하는 bit(DIV13)를 LSB로 취한 15bit를 피감산수로 입력하고, 젯수(DIS14~DIS0)를 취하여 계산을 수행한다. 이와 같은 방식으로 연산이 반복수행되도록 신경감산기(SUB0)까지 종속 연결한다. 따라서 이러한 구성을 통하여 각 신경감산기의 빌림수신호(B)에서 몫(Q14~Q0)을, 최종단의 신경감산기(SUB0)의 결과치(C14~C0) 를 나머지 (RM14~RM0)로 얻게 된다.

피젯수와 젯수의 각 사인비트는 배타논리합게이트(XOR)를 통하여 조합되어 몫의 사인비트로 제공된다.

제3도를 참조하면, 상술한 각 15bit 신경감산기는 입력되는 피감산수를 발전시키기 위한 15개의 인버터(INV1)와, 5개의 3bit 신경전가산기(FA)로 구성된다. 5개의 3bit 신경전가산기(FA)는 상위단으로 캐리가 전파되도록 종속연결되고 최하위단의 캐리입력은 '1'이 공급되도록 제1전원전압(Vcc)이 가해지며 최상위단의 캐리출력은 감산기의 보로우 출력 B로 제공된다.

각 3bit 신경전가산기(FA)는 15bit의 피감산수(A14~A0)와 감산수(B14~B0)를 해당되는 3bit씩 입력하고 그 결과치(C14~C0)를 3bit 씩 출력한다.

제4도를 참조하면, 본 발명에서의 3bit 신경전가산기(FA)는 신경회로망 개념을 이용하여 PMOS 및 NMOS 트랜지스터로 이루어진다.

이는 크게 4개의 출력라인(OL), 입력시냅스군(11), 제1바이어스시냅스군(12), 제2바이어스시냅스군(13), 피드백시냅스군(14), 뉴런군(15) 및 인버터군(16)으로 구성된다.

입력시냅군(11)은 3bit 피가수, 3bit 가수 및 하위단에서 전파된 1bit 캐리 입력에 따라 각 비트이 가중치의 연결세기로 제1전원전압(Vcc)을 상기 각 출력라인(OL)에 결합하기 위한 입력시냅스들로 이루어진다.

제1바이어스시냅스군(12)은 단위 연결세기로 제1전원전압(Vcc)을 상기 각 출력라인(PL)에 공급하기 위한 시냅스들로 이루어진다.

제2바이어스시냅스군(13)은 출력비트의 각 비트가중치의 연결세기로 상기 각 출력라인을 제2전원전압(GND)을 각 하위 출력비트의 출력라인에 결합하기 위한 시냅스드로 이루어진다.

뉴런군(15)은 상기 각 출력라인에 연결되어 각 시냅스를 통하여 그 출력라인에서 제1전원전압(Vcc)의 연결세기의 합이 제2전원전압(GND)의 연결세기의 합보다 클 때는 여기상태를, 같거나 작을 때에는 기저상태를 출력하기 위한 CMOS버퍼로 이루어지며, 인버터군(16)은 각 뉴런의 출력비트를 발전시키기 위한 CMOS 인버터로 이루어진다.

상기 입력 및 제1바이어스시냅스는 PMOS 트랜지스터로 구성하고 상기 제2바이어스 및 피드백 시냅스는 NMOS 트랜지스터로 구성한다. 시냅스들의 연결세기는 MOS 트랜지스터의 기하학적 형상비(채널폭[W]/채널길이[L])로 설정되며 단위 연결세기는 PMOS 트랜지스터가 5μm/2μm의 W/L을 1로, NMOS 트랜지스터를 5μm/2μm의 W/L을 1로 한다.

제5도를 참조하면, 본 발명의 선택수단은 전송게이트와 인버터(INV2)로 이루어진 라인 멀티플렉서(Line Multiplexer)이다. 본 실시예에서는 감산기의 피감산수 중 A13~A0와 그 결과치중 C13~C0를 감산기의 빌림수신호에 따라 각 비트별로 선택하여 다음단에 전송하기 위해 28개의 전송게이트로 구성한다.

전송게이트는 선택신호, 즉 감산기의 빌림수신호가 그 반전된 값을 각각 공급받도록 연결된다.

이와 같이 구성한 본 발명에서는 기존의 조합회로방에 비해 신경회로망을 이용하여 단순한 회로구성을 갖는 신경가산기로 구성함으로써 보다 칩면적을 줄일 수 있으면서도 고속의 처리속도를 가진다.

Claims (8)

1. Mbit의 피젯수신호(DIV0~DIV14)를 Mbit의 젯수신호(DIS0~DIS14)로 나누어 Mbit의 몫신호(Q0~Q14)와 Mbit의 나머지신호(R0~R14)를 발생하는 나눗셈기 회로에 있어서, 상기 Mbit 몫신호의 각 비트에 대응하는 복수의 Mbit 신경감산기들(SUB0~SUB14)중, 상기 Mbit 몫신호의 최상위 비트에 대응하는 Mbit 신경감산기(SUB14)는 상기 Mbit의 피젯수신호중 최상위 비트신호(DIV14)를 최하위 비트신호로 하고 나머지 비트신호를 ＂0＂값으로 하는 Mbit의 피감산수신호(A0~A14)를 상기 Mbit의 젯수신호로 감산하여 Mbit의 감산결과수신호(C0~C14)를 출력하고 1bit의 빌림수신호(B)를 상기 Mbit 몫신호의 최상위 비트신호(Q14)로 출력하며, 상기 Mbit 몫신호의 나머지 비트에 대응하는 Mbit 신경감산기를(SUB0∼SUB13)은 상기 Mbit의 피젯수중 대응하는 비트신호를 최하위 비트신호로 하고 나머지 비트신호를 상위단에서 전달된 값으로 하는 Mbit의 피감산수신호를 상기 Mbit의 젯수신호로 감산하여 Mbit의 감산결과수 신호를 출력하고 1bit의 빌림수신호를 상기 Mbit 몫신호의 대응하는 비트신호로 출력하며, 상기 Mbit 몫신호의 각 비트에 대응하는 복수의 멀티플렉서들 (MUX0~MUX14)중, 각 멀티플렉서는 대응하는 신경감산기의 빌림수신호 (B)에 응답하여 감산결과가 음일 때에는 대응하는 신경감산기의 Mbit 피감산수신호를 선택하고, 감산결과가 양일 때에는 대응하는 신경감산기의 Mbit 감산결과수신호를 선택하여 하위단의 피감산수신호의 최하위 비트신호를 제외한 나머지 비트신호를 전달하며, 상기 Mbit 몫신호의 최하위 비트에 대응하는 멀티플레서(MUX0)의 출력을 상기 Mbit의 나머지신호(R0~R14)로 하는 것을 특징으로 하는 나눗셈기 회로.
2. 제1항에 있어서, 상기 각 Mbit 신경감산기는 입력되는 상기 Mbit 젯수신호를 발전시키는 복수의 인버터(INV)와, 상기 인버터(INV)를 통한 상기 Mbit 젯수신호와 공급입력되는 Mbit 피감산수신호를 3bit 단위로 가산하고 서로 종속연결된 복수의 3bit 신경전가산기(FA)를 구비하는 것을 특징으로 하는 나눗셈기 회로.
3. 제2항에 있어서, 상기 각 3bit 신경전가산기(FA)는 4개의 출력라인(PL); 3bit 피가수(A0~A2), 3bit 가수(B0~B2) 및 하위단에서 전파된 1bit 캐리입력(CI)에 따라 각 입력비트의 가중치의 연결세기로 제1전원전압(Vcc)을 상기 각 출력라인(OL)에 결합하기 위한 입력시냅스군(11); 단위연결세기로 제1전원전압 (Vcc)을 상기 각 출력라인(OL)에 공급하기 위한 제1바이어스시냅스군 (12); 출력의 각 비트 가중치의 연결세기로 상기 각 출력라인(OL)을 제2전원전압 (GND)으로 바이어스시키기 위한 제2바이어스시냅스군(13); 상위 출력비트의 값에 따라 그 비트의 가중치의 연결세기로 제2전원전압(GND)을 각 하위 출력비트의 출력라인(OL)에 결합하기 위한 피드백 시냅스군(14); 상기 각 출력라인(OL)에 연결되어 각 시냅스를 통하여 제1전원전압(Vcc)의 연결세기의 합이 제2전원전압(GND)의 연결세기의 합보다 클 때는 여기상태를, 같거나 작을 때에는 기저상태를 출력하는 뉴런군(15); 그리고 상기 각 뉴런(15)의 출력비트를 반전시키기 위한 인버터군(16)으로 이루어진 것을 특징으로 하는 나눗셈기 회로.
4. 제3항에 있어서, 상기 각 입력시냅스 및 각 제1바이어스시냅스는 PMOS 트랜지스터로 구성하고 상기 각 제2바이어스시냅스 및 각 피드백 시냅스는 NMOS 트랜지스터로 구성한 것을 특징으로 하는 나눗셈기 회로.
5. 제4항에 있어서, 상기 각 시냅스의 연결세기는 MOS 트랜지스터의 기하학적 형상비(채널폭[W]/채널길이[L])로 설정하는 것을 특징으로 하는 나눗셈기 회로.
6. 제5항에 있어서, 상기 PMOS 트랜지스터의 단위 연결세기 ＂1＂은 5μm/2μm이고, 상기 NMOS 트랜지스터의 단위 연결세기 ＂1＂은 2μm/2μm인 것을 특징으로 하는 나눗셈기 회로.
7. 제3항에 있어서, 상기 각 뉴런은 두 개의 CMOS 인버터를 종속 연결하여서 된 것을 특징으로 하는 나눗셈기 회로.
8. 제1항에 있어서, 상기 각 멀티플렉서(MUX0~MUX14)는 대응하는 Mbit의 감산기의 빌림수신호(B)를 반전시키기 위한 인버터(INV)와, 대응하는 감산기의 피감산수신호 및 감산결과치신호를 상기 빌림수신호(B)와, 상기 인버터(INV)를 통한 반전된 빌림수신호(B)에 따라 각 비트별로 선택하여 다음단에 전송하기 위한 복수의 CMOS 전송게이트(TG)로 이루어진 것을 특징으로 하는 나눗셈기 회로.

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