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KR920006433B1 - Mosfet 형성방법 - Google Patents

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KR920006433B1 KR1019890010257A KR890010257A KR920006433B1 KR 920006433 B1 KR920006433 B1 KR 920006433B1 KR 1019890010257 A KR1019890010257 A KR 1019890010257A KR 890010257 A KR890010257 A KR 890010257A KR 920006433 B1 KR920006433 B1 KR 920006433B1
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Abstract

내용 없음.

Description

MOSFET 형성방법
제1도 내지 제8도는 본발명에 의해 MOSFET을 형성하는 과정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트산화막
3 : 폴리실리콘층 4 : 실리사이드층
4A : 게이트 전극 5A : 포토레지스트 패턴
5 : 포토레지스트 6 : 제1실리콘 산화막
7 : 실리콘 질화막 8 : 제2실리콘 산화막
9 : 실리콘산화막 스페이서(Spacer) 10 : LDD(Lightly Doped Drain)영역
11 : 소오스/드레인
본 발명은 고집적 반도체 소자의 MOSFET 형성방법에 관한 것으로, 특히 게이트 전극의 실리사이드층이 실리콘 산화막 스페이서 형성시 노출되어, 후공정에서 실리사이드층이 열화되는 것을 방지하기 위하여, 게이트 전극 상부면에 보호막을 형성하는 MOSFET 형성방법에 관한 것이다.
고집적 반도체 소자 제조공정에서, 낮은 고유저항을 갖는 물질보다 상대적으로 높은 고유저항을 갖는 폴리실리콘 배선에서 높은 RC값으로 소자의 동작속도가 지연되는 것을 방지하기 위하여 폴리실리콘 배선상부에 낮은 고유저항을 갖는 실리사이드를 형성하는 방법이 있다.
금속 실리사이드(metal silicide)는 낮은 고유저항, 고온공정에 견디는 능력 및 기존소자 제조공정에 대한 응용적합성등으로 고집적 반도체 소자의 배선 또는 게이트전극 제조공정에서 폴리실리콘층 상부면에 많이 채택되어지고 있으며, 특히 고융점 금속 실리사이드로 WSi2, TaSi2, MoSi2와 TiSi2등이 많이 사용된다.
폴리사이드 게이트전극을 형성하는 방법은 예를들어 620℃-625℃의 온도, SiH4의 개스의 조건에서 LPCVD(Low Pressure Chemical Vapor Deposition)방법으로 폴리실리콘을 게이트 산화막 상부에 형성한다음, POC13확산 또는 이온주입에 의하여 불순물을 도프시키고, 폴리실리콘층의 상부에 실리콘 과다상태의 금속 실리사이드층을 증착함으로 폴리사이드 구조를 형성하고, 이후 게이트 전극 패턴 공정으로 폴리사이드 게이트전극을 형성한후, 건식 또는 습식산화 공정으로 게이트 전극을 안정화시킴과 동시에 실리사이드층 표면에 실리콘 산화막을 성장시켜 실리사이드 보호막 역할을 하게 한다. 일반적으로, 실리사이드층 표면에 성장되는 실리콘 산화막은 실리사이드층 표면의 실리콘 원자와 산소와의 반응에 의한 것이다.
상기의 실리사이드층으로 사용되는 물질이 예를들어 WSix일 경우 WSix내의 과다실리콘(Si)은 산화공정시 실리콘 산화막(SiO2)으로 형성될때 소비된다.
여기서 WSix층에 과다 실리콘이 산화공정시 완전히 소비된후 WSix 표면에 형성된 실리콘 산화막이 제거될 경우 WSix 표면에 불균일한 실리콘 농도분포 지역이 나타나는데, 이지역이 다시 산화과정을 겪으면 WSix의 조성비를 맞추기 위한 실리콘 원자의 확산이동으로 과다 W지역생성등 텅스텐 실리사이드층의 조성의 불균일이 일어나 텅스텐 실리사이드를 사용하는 폴리사이드 게이트 전극의 특성변화를 유발하게 된다.
종래의 MOSFET 제조방법을 설명하면 다음과 같다.
실리콘 기판 상부에 게이트 산화막, 도프된 폴리실리콘층 및 실리사이드층을 순차적으로 형성한후 패턴공정으로 예정된 부분의 도프된 폴리실리콘과 실리사이드를 제거하여 게이트전극을 형성하는 단계와, 게이트전극 상부 및 측면에 산화공정으로 실리콘 산화막을 형성하고, 저농도 불순물을 실리콘 기판으로 이온주입시켜서 LDD영역을 형성한다음, 전체적으로 실리콘 산화막을 예정된 두께로 증착하는 단계와, 비등방성 식각으로 실리콘 산화막을 식각하여 게이트전극 측벽에 실리콘 산화막 스페이서를 형성한다음, 고농도 불순물을 실리콘 기판으로 이온주입시키고, 고온의 확산공정으로 소오스/드레인을 형성하는 단계로 이루어진다.
그러나, 게이트 전극의 실리사이드 표면은 스페이서를 형성하는 단계에서, 실리콘 산화막의 과다식각 또는 실리콘 산화막 두께의 불균일성에 따른 식각조건으로 노출되어지게 된다. 이후, 소오스/드레인을 형성하기 위해 고농도 불순물을 이온주입시키고, 주입된 고농도 불순물을 확산시키기 위해 고온의 확산공정을 거치게 되는데, 이때 노출된 게이트전극 상부의 실리사이드는 재산화에 따른 열화과정을 겪게 된다. 따라서, 본발명은 상기한 단점을 해소하는 MOSFET 형성방법을 제공하는데에 그 목적이 있다.
본 발명에 의하면 LDD구조를 갖는 MOSFET 형성공정중 실리사이드의 재산화에 따른 열화를 방지하기위하여, 게이트전극 패턴을 형성한후 건식 또는 습식산화에 의하여 실리사이드를 보호하는 실리콘 산화막층을 성장시키고, 저농도 불순물을 이온주입하여 LDD영역을 형성한다음, 얇은 실리콘 질화막(Si3N4)을 전제구조 상부에 증착하고 예정된 두께의 절연막, 주로 실리콘 산화막을 증착한다음, 건식식각으로 게이트 전극 양측면에 스페이서를 형성한후, 스페이서 형성후 노출되어진 실리콘 질화막은 인산(H3PO4)용액이나 선택적 제거가 가능한 식각방법으로 완전히 제거시킨다.
상기의 방법에 의한 실리콘 질화막 제거후에도 게이트 전극은 실리콘 산화막에 의하여 계속적으로 보호되어진다.
따라서 본발명에 의하면 종래의 방법과 같이 고농도 불순물을 이온주입한후 확산시키기 위해 산화공정을 진행하여도 상기의 폴리사이드 게이트 전극의 노출에 따른 열화현상을 방지할 수 있게 된다.
이하 본발명은 도면을 참고하여 상세히 설명한다.
제1도는 고접적 반도체 소자 제조과정중 실리콘 기판(l)위에 게이트 산화막(2)을 형성한후, 그 상부에 도프된 폴리실리콘층(3)과 실리사이드층(4)의 2층 구조인 폴리사이드층을 형성하고 게이트전극을 형성하기위하여, 전체적으로 포토레지스트층(5)을 도포한다음 포토레지스트 패턴(5A)을 도포한 다음 포토레지스트패턴(5A)을 만든후 건식식각에 의한 비등방성(Anisotropic) 식각으로 실리사이드(4)와 폴리실리콘층(3)의 일정부분을 제거하여 폴리사이드 게이트 전극(4A)을 형성한 단계이다.
제2도는 제1도의 폴리사이드 게이트 전극(4A) 상부의 포토레지스트 패턴(5A)를 제거한후 건식 또는 습식산화를 통하여 폴리사이드 게이트 전극(4A)을 보호하는 제1실리콘 산화막(6)을 성장시킨후 저농도 불순물을 이온주입하여 LDD(Lightly Doped Drain)영역(10)을 형성한 단계이다.
제3도는 얇은 실리콘 질화막(7)을 저압화학증착법(LPCVCD)에 의하여 게이트 산화막(2)과 폴리사이드 게이트 전극(4A)을 보호하는 제1실리콘 산화막(6)의 상부에 일정한 두께로 증착시킨 단계이다.
제4도는 고농도 불순물을 이온주입할때 베리어(Barrier) 역할을 하는 실리콘 산화막 스페이서를 게이트 전극(4A) 양측벽에 형성하기 위해 제2실리콘 산화막(8)을 증착한 단계이다.
제5도는 상기의 실리콘 질화막(7)을 식각 정지점으로 한 비등방성 식각(Anisotropic Etching)으로 상기 제2실리콘 산화막(8)을 식각하여 게이트전극(4A) 양측벽에 실리콘 산화막 스페이서(9)를 형성시킨 단계로, 제3도에서 증착한 얇은 실리콘 질화막(7)은 실리콘 산화막과의 식각선택비 차이를 크게 조절함에 따라 폴리사이드 게이트 전극(4A) 상부와 게이트 산화막(2) 상부에서 노출된 상태로 남아있게 되며 실리콘 질화막(7)은 폴리사이드 게이트 전극(4A)을 보호하는 제1실리콘 산화막(6)을 덮고 있는 상태이다.
제6도는 상기의 실리콘 산화막 스페이서(9) 형성후 노출된 실리콘 질화막(7)을 선택적으로 제거하는 단계로, 실리콘 산화막(8)과 실리콘 산화막 스페이서(9)에 대하여 선택적으로 실리콘 질화막(7) 제거가 가능한 인산(H2PO4)용액 또는 다른 방법의 습식 또는 건식식각 으로 노출된 실리콘 질화막(7)만을 제거하여 게이트전극(4A) 표면의 제1실리콘 산화막(6)과 게이트 산화막(2)은 계속 남아있도록 한것이다.
제7도는 고농도 불순물을 이온주입하는 단계로, 종래의 방법에서는 실리콘 기판(1) 표면과 게이트 전극의 상부 표면이 노출되어 이온주입시 실리콘 기판 표면이 손상되는데 이 표면을 보호하기 위해 실리콘 산화막을 실리콘 기판 표면에 형성한후 이온주입을 하는 것과 달리 본 발명에서는 실리콘 기판(1)의 표면과 게이트전극(4A) 상부표면에 게이트 산화막(2)과 실리콘 산화막(6)이 그대로 남아 있으므로 이온주입시 실리콘 기판(1)의 손상을 방지하는 층으로 역할을 하게 된다.
제8도는 고농도 불순물을 이온주입한후 고온의 확산공정에 의해 소오스/드레인(11)을 형성한 단계로서,종래의 방법에서 게이트전극(4A)의 실리사이드층(4)이 노출된 상태에서 산화공정을 실시하여 실리사이드층(4)이 열화되었으나 본발명에서는 실리사이드층(4) 상부면에 제1실리콘 산화막(6)이 그대로 남아 있으므로 산화공정시에 실리사이드층(4)이 열화되는 것이 방지된다.
상기한 바와같이 본발명에 의하면, 게이트전극 상부에 형성된 실리콘 산화막을 보호하기 위하여 실리콘질화막을 형성하므로서 게이트 전극의 실리사이드층이 고농도 불순물을 이온주입한후 실시하는 확산공정에서도 열화되는 것을 방지할 수 있다.

Claims (2)

  1. 실리콘 기판 상부에 게이트 산화막, 도프된 폴리 실리콘층 및 금속 실리사이드층을 순차적으로 형성하여 폴리사이드 구조를 형성하고, 게이트전극 패턴공정으로 예정된 부분의 도프된 폴리실리콘층과 금속 실리사이드층을 제거하여 폴리사이드 게이트 전극을 형성하는 단계와, 게이트 전극 상부 및 측면에 산화공정으로 제1실리콘 산화막을 형성하고, 저농도 불순물을 실리콘 기판으로 이온주입시켜서 LDD영역을 형성한다음, 전체적으로 제2실리콘 산화막을 예정된 두께로 증착한후 비등방성 식각으로 제2실리콘 산화막을 식각하여 게이트전극 측벽에 실리콘 산화막 스페이서를 형성하고, 고농도 불순물을 실리콘 기판으로 이온주입시키고, 확산공정으로 소오스/드레인을 형성하는 단계로 이루어지는 반도체 소자 제조방법에 있어서, 산화막 스페이서를 형성하는 공정에서, 게이트전극 상부의 제1실리콘 산화막이 제거되어 게이트 전극의 실리사이드가 노출되는데 이로인하여 후공정에서 실리사이드가 열화되는 것을 방지하기 위하여, 상기와 같은 방법으로 게이트 전극 상부 및 측면에 제1실리콘 산화막을 형성하고 LDD영역을 형성한다음, 게이트산화막 및 제 1실리콘 산화막을 포함하는 전체구조 상부에 실리콘 질화막을 얇게 증착하는 공정과, 제2실리콘 산화막을 상기 실리콘 질화막 상부면에 예정된 두께를 형성한다음, 상기 제2실리콘 산화막을 비등방성 식각으로 식각하여 게이트전극 측벽에 실리콘 산화막 스페이서를 형성하는 공정과, 상기 공정에 의해 게이트전극 상부의 제1실리콘 산화막과 실리콘기판 상부의 게이트 산화막 상부의 노출된 실리콘 질화막을 제거하는 공정과, 고농도 불순물을 실리콘 기판으로 이온주입시키고, 확산공정으로 주입된 불순물을 실리콘 기판으로 확산시켜 소오스/드레인을 형성하는 공정으로 이루어진 것을 특징으로 하는 MOSFET 형성방법.
  2. 제1항에 있어서, 상기 제1실리콘 산화막과 게이트 산화막 상부에 노출된 실리콘 질화막을 인산(H2PO4)용액 또는 건식방법으로 제거하는 것을 특징으로 하는
    MOSFET 형성방법.
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