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KR910003169B1 - 반도체 장치 제조 방법 및 장치 - Google Patents

반도체 장치 제조 방법 및 장치 Download PDF

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KR910003169B1
KR910003169B1 KR1019860009492A KR860009492A KR910003169B1 KR 910003169 B1 KR910003169 B1 KR 910003169B1 KR 1019860009492 A KR1019860009492 A KR 1019860009492A KR 860009492 A KR860009492 A KR 860009492A KR 910003169 B1 KR910003169 B1 KR 910003169B1
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semiconductor
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가부시끼가이샤 한도다이 에네르기 겐뀨소
슌페이 야마자끼
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Abstract

내용 없음.

Description

반도체 장치 제조 방법 및 장치
제1도는 ECR 보강 CVD 시스템의 횡단면도.
제2도는 본 발명 일실시예의 횡단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반응 챔버 2 : 공진 챔버
3 : 마이크로파 발진기 4 : 절연자
5 및 5' : 헬름 홀츠 코일 6 : 전원
9 : 진공 펌프 11 : 배기 시스템
10 : 기판 31 : 기판 홀더
본 발명은 반도체 장치 제조 방법 및 장치에 관한 것으로, 특히 다중 챔버 시스템을 가진 반도체 제조 공정에 관한 것이다.
반응 가스가 글로우 방전 하나만으로 이루어지는 플라즈마 CVD 시스템이 알려져 왔다. 이러한 공지의 공정은 침착 처리가 비교적 낮은 온도에서 실행될 수 있는 종래의 열적 CVD 시스템과 비교하여 유리하였다. 또한, 침착되어 형성된 층은 재결합 중화제로서 수소 혹은 할로겐을 포함하며, 이는 개선된 p-n, n-i 혹은 p-i 접합을 층으로 나누어 줄 수 있다.
그러나 그러한 글로우 방전 CVD 시스템은 상업상 유용성의 견지에서 10 내지 500 계수만큼 증가되도록 요구되는 매우 낮은 침착 속도만을 가진다.
한편, ECR에 의해 보강된 CVD 시스템은 침착 공정이 1×10-2토르 예를 들어 1×10-2내지 1×10-5토르 보다 낮게 실행되는 것으로 공지되어 있다. 이 시스템에 의하면, 5000Å 내지 10 미크론 두께의 층이 10 내지 100Å/초의 비율에서 침착될 수 있다. 그러나 다수의 층이 침착되어야 할 경우, 이때는 대체로 긴 시간을 요하게 된다.
그러므로, 본 발명의 목적은 고품질 접합을 가진 반도체 장치를 만들 수 있는 반도체 제조 방법 및 장치를 제공하는 데에 있다.
본 발명의 다른 목적은 큰 생산고를 가질 수 있는 반도체 제조 방법 및 장치에 관한 것이다.
본 발명의 또다른 목적은 짧은 공정시간을 가진 반도체 제조 방법 및 장치에 관한 것이다.
본 발명에 의하면, 아르곤 가스와 같은 비생산적 가스는 전자 사이크론 공진에 의해 에너지화 된다. 활성 비생산적 가스는 그 에너지 일부를 생산적 가스로 되게 하고, 글로우 방전 CVD 시스템으로 분해되게 하여, 고유층은 기판상에 이미 형성되었던 보조층(불순물 반도체층)상에 스패터링(Spattering) 효과없이 침착될 수 있다. 즉, 그러한 스패터링 효과에 의해 기판을 손상시키는 글로우 방전 CVD의 경향은 크게 완화된다.
다수의 침착이 기판을 공기와 접촉되게 하지 않고 연속적으로 이루어지는 다중 챔버 시스템내에서 침착이 실행된다. 그 결과로써, 접합이 오염이나 낮은 산화물 혹은 낮은 질화물을 초래하는 것으로부터 방지된다.
또한, ECR 시스템과 글로우 방전 CVD 시스템의 결합은 고품질의 산품을 가지고 높은 동작 속도에서 침착을 수행하도록 가능케 해준다.
침착은 낮은 압력, 10-5내지 10-2에서 이루어지는데, 양호하게는 종래 기술에 사용된 압력, 대략 0.1 내지 0.5 토르와 비교하여 매우 낮은 압력인 10-4내지 10-3토르에서 이루어진다. 낮은 압력은 챔버내에 보유된 잔여 가스를 다음 침착 공정에 대하여 감소시켜, 연속 침착전에 챔버를 층분히 비우고 챔버를 분배하는 밸브를 개방시키는 종래의 단계로 시행함으로써 다수의 침착 공정을 포함하는 제조공정을 유선화하도록 가능하게 한다.
반응(생산적) 가스로서, SinH2n+1(n
Figure kpo00001
1), SiFn(n
Figure kpo00002
2), SiHnF4-2n(1＜n＜4) 또는 Si(CH3)nH4-n(n=1, 2, 3)과 같은 규산화물 가스, GeH4또는 GeHnF4-n(n=1, 2, 3, 4)와 같은 게르마늄 혼합물, 또는 SnCl4, SnF4또는 SnF2와 같은 주석 화합물들이 사용될 수 있다.
이에 덧붙혀, 도핑가스는 불순물 반도체층을 제조하도록 B2H6, BF3또는 PH3콰 같은 첨가제로써 부가된다.
제1도를 참조하면, 본 발명에 의한 시스템내에 사용된 플라즈마 보강 CVD 시스템이 도시된다. 반응 챔버(1)는 제1도에 도시되지는 않았지만, 로딩 챔버와 도면지에 수직인 것과 같은 반응 챔버(1)의 반대편측의 비-로딩 챔버를 수반한다. 반응 챔버와 로딩 및 비-로딩 챔버는 게이트 밸브를 통하여 서로 연통된다. 로딩 및 비-로딩 챔버간에, 반응 공간은 스텐레스스틸이나 절연체로 된 칼라(collar)(31 및 31')에 의해 둘러싸여, 여기된 반응 가스는 구조 내측으로 분사되지 않으며 침착층내에 포함된 플레이크의 원인이 되는 산품을 누적시키지 않는다. 칼라(31)는 5개의 기판 홀더(10')로 형성되며 도시된 바와 같이 반응 챔버(1)내에 배치되고, 이로부터 꺼낼 수 있게 되어 있다. 각각의 홀더(10')의 양측상에 기판(10)이 고정된다. 그들간의 반응 공간 때문에, 할로겐 램프 히터(7)가 칼라(31)와 적외선광을 가진 홀더(10')상의 기판을 방사하도록 제공된다. 칼라(31')는 형성되어 칼라(30)와 협동하여 봉입체를 구성하도록 배열되며, 3개의 칼라는 서로간에 같은 높이로 된다. 또한 한쌍의 그물형 그리드(20 및 20')는 반응 공간(1)의 상측 및 하측에 제공된다. 글로우 방전은 그리드(20 및 20')에 13.56MHZ의 교호 전계나 전원(6)을 가진 그물형 전극(20 및 20')간의 직류 전개를 인가함에 의하여 발생한다.
상기 반응 챔버위에, 공진 공간이 공진 챔버 (2)의 내측 공간으로 형성된다. 반응 공간내로는 라인(18)을 통하여 비생산적 가스가 도입된다. 공진 공간은 본 실시예에서 공진 공간 주위에 무코어코일(5 및 5')과 헬름 홀츠 코일(5 및 5')을 에너지화시킴에 의해 자계를 받게 된다. 쿨링 회로(12)는 공진 챔버(2) 주위에 배열된다. 또한 마이크로파는 인위적 퀴츠로된 윈도우를 통하여 절연자(4)를 거쳐 마이크로파 발진기(3)로부터 공진 공간내로 방사된다. 비생산적 가스로서의 아르곤 가스는 도입되어 공간내에서 여기된다. 자계의 크기는 본 경우에 있어서 875 Gauss에서 선택된다. 자계의 크기와 마이크로파의 주파수는 일반적으로 여기될 비생산적 가스의 분자량에 따라 결정된다.
이런 방법에 있어서, 여기된 아르곤 가스는 자계에 의해 핀치되어 자계를 배경으로 마이크로파와 공진된다. 여기된 아르곤 가스는 추출 그리드(2')를 통하여 반응 공간(1)으로 인도된다. 그리드(2)와 공진 공간간에는 베이퍼(baffer) 공간(30)과 다수의 노즐(23)이 있게 되며, 이를 통하여 생산적 가스는 반응 공간을 통하여 도입된다. 생산적 가스는 여기된 비생산적 가스와 혼입되며 비생산적 가스로부터 에너지를 매우 양호 히 입수함으로써 여기된다. 그물형 전극(20)은 또한 여기된 가스가 역류되는 것을 방지하도록 균질제로서 작용한다. 칼라가 절연체로 만들어지는 경우, 한쌍의 절연 그리드는 균질제로서 사용되며 다수의 전극들을 전자 방전을 일으키도록 제공된다.
그결과, 전자와 여기된 가스(21)는 반응 챔버를 통하여 하강한다. 공진 공간과 기판 표면간의 실제적 거리 때문에, 공진 가스로부터 여기된 가스상태는 기판 근처에 남게 된다. 사이크로톤 공진이 종래의 기술로서 단일 사용되는 경우, 그 거리는 대략 5 내지 15㎝로 선택되었다. 공진 공간과 기판간의 짧은 거리는 여기된 가스의 에너지 손실을 감소시키지만 침착층이 불균일하게 만들었다.
또한, 반응 챔버(1)를 통하여 반응 가스를 분사시켜 마이크로파 공진을 일으키기 위하여, 공진 공간 및 반응 공간내의 압력은 1×10-3내지 1×10-4토르, 예를 들면 3×10-4토르로 선택된다. 이 압력은 터보 펌프(14)와 협동하여 제어 밸브(12)에 의하여 진공 펌프(9)의 배기율을 제어시킴에 의해 조절된다.
[실험 1]
이 실험은 상술한 시스템에 따라 비결정층을 제조하기 위해 행해졌다.
즉, 실험은 30㎝의 높이에 35㎝의 폭 및 길이를 가진 반응 공간이 형성된 40㎝ 높이와 50㎝ 폭 및 길이로 된 반응 챔버로 행해졌다. 10개의 기판(10)은 홀더(31)상에 위치된다. 3×10-4토르하의 반응 공간(1)에 있어서, 아르곤 가스는 비율 200cc/분에서 라인(15)을 통하여 비생산적 가스로서 도입된다. 또한 비율 80cc/분에서 라인(16)을 통하여 모노실나인 가스가 도입된다. 여기에 덧붙혀, SiH4로 희석된 B2H6가스는 바람직하게 대체로 고유 반도체를 만들도록 0.1 내지 10ppm으로 동시에 누출된다.
40W에서의 최초 고주파 전기에너지는 전원(6)으로부터 공급된다. 또한 마이크로파가 200W 내지 800W, 양호하게는 400W에서 2.45GHZ의 주파수로 공급된다. 자계의 진폭은 875±100 Gauss에서 선택된다.
기판(10)은 도전성 투명층으로 제공된다. 기판(10)상에는 배기 시스템(11)을 통하여 불필요한 가스를 배출하는 동안 기판 온도 250℃에서 예를 들어, 비결정성 실리콘 반도체층과 같은 비단결정 반도체층이 침착된다. 침착 속도는 45Å/초가 된다. 이 침착 속도는 단일 플라즈마 CVD 시스템으로 얻어지는 1.5Å/초보다 30배 길다.
음영 도전율 4×10-10S㎝-1및 광 도전율 6×10-5S㎝-1(AM : 100mw/㎠)은 도판트가 없는 비결정 실리콘층의 전기적 특성으로서 얻어진다. 이러한 도전율은 플라즈마 CVD 침착 시스템에 의해 얻어진 바와 동일하다. 고변환 효율은 또한 태양전지가 p-i-n 접합으로 제조되는 경우 예상되는데 i-층은 이러한 실험 방법에 의하여 제조된다.
[실험 2]
이러한 실험은 p형 Six C1x(0＜x＜1)의 비-단반도체의 침착을 설명하기 위해 행해진다. 이러한 실험용 준비 조건은 이전의 실험과 같이 방대하여 그 차이는 다음의 설명으로만 주어진다.
생산적 가스로서, H2Si(CH3)2/SiH4=1/7로 구성된 반응 가스와 H2H6/SiH4=5/1000로 구성된 가스는 반응 공간(1)내로 도입된다. 마이크로파 발진기 (3)의 출력 전력은 300W이다. 기판온도는 3×10-4토르 입력하에서 180℃에서 유지된다. 그결과, 2.4eV의 광에너지 갭과 3×10-6S㎝-1의 음영 도전율이 얻어진다.
[실험 3]
이 실험은 n-형 마이크로 결정체 반도체용이다. 실험 1과 다른 설명이 본 실시예에서만 설명된다.
즉, 생산적 가스는 SiH4/H2=1/5 내지 1/40, 양호하게는 3×10-4토르의 압력에서 1/30으로 도입된다. 마이크로파 발진기의 출력 전력은 400W이다. 기판 온도는 250℃이다. 그결과, 1.65eV의 광에너지 갭과 50S㎝-1의 전기 도전율이 얻어진다.
ECR 시스템이 고마이크로파 출력 때문에 스패터링 효과가 없기 때문에, 평균 결정체 크기는 침착층을 보다 더 다결정체화되도록 증가하는 경향이 있어 결정체율은 70% 증가되는 반면, 글로우 방전 플라즈마 CVD 시스템에 의하면 오직 50%가 된다. 또한 본 실험에 의해 형성된 반도체층은 SiH4/H2=1/5 내지 1/ 40의 반응 가스로 인하여 정교하게 마이크로 결정체 구조가 제조된다.
[실험 4]
본 실시예에 있어서, SiO2-X(0
Figure kpo00003
X2) 또는 Si3N4-X(0
Figure kpo00004
X＜4)층은 침착된다. 실험 1과 동일한 설명은 반복되지 않는다.
산소 가스와 질소 가스는 아르곤 가스와 함께 공진 공간내로 도입된다. 또한 SiH4가스는 라인(16)을 통하여 반응 챔버(1)내로 도입된다. 도입된 산로 가스 또는 질소 가스대 도입된 SiH4의 비는 X의 값을 결정 한다. X=0가 SiO2또는 Si3N4에 대응하여 요구될시에, SiH4에 대한 산소 가스 또는 질소 가스의 동일양이 도입된다.
제2도를 참조하면, 본 발명의 실시예가 도시된다. 본 실시예의 목적은 다중 챔버 시스템에 의하여 p-i-n 접합 또는 n-i-p 접합을 가진 반도체층을 제조하는 것이다.
다중 챔버 시스템은 5개의 구역으로 구성된다. 제1구역 I은 로딩 챔버(1'-1)로 된다. 제2구역 Ⅱ은 예를 들어 p-형층을 침착하는 제2챔버(1'-2)로 된다. 제3구역 Ⅲ은 예를 들어 i-형층을 침착하는 제3챔버(1'-3)으로 된다. 제4구역 IV은 예를 들어, n-형층을 침착하는 제4챔버(1'-4)로 된다. 제 5구역 V 은 언 로드 챔버(1-5')로 된다. n-i-p 접합에 대하여, 구역 Ⅱ 및 IV는 상호 교환된다.
각각의 챔버는 도핑시스템(13-1, 13-2, … 또는 13-5)과, 터보 분자 펌프(14-1, 14-2, … 또는 14-5)와 진공 펌프(9-1, 9-2, … 9-5)가 장착된 배기 시스템으로 제공된다. 3개의 중간 챔버들의 각각의 챔버는 반응 공간(1-2, 1-3 또는 1-4) 각각으로 형성된다. 제2구역 Ⅱ은 수은 램프와 할로겐 램프간에 반응 챔버를 가진 도면에 대하여 수직인 방향에 대하여 반대로 배치된 수은 램프 및 할로겐 램프가 장착된 광 CVD 시스템이다. 제3 및 제4구역은 ECR 보강 CVD 시스템들이며, 이들 각각은 제1도와 같은 구조이며, 헬름 헬츠 코일(5-3 또는 5-4)과 제1도에 도시되지 않은 마이크로파 발진기이다. 아르곤 가스가 반응 가스로 사용될지라도, 수소가스가 사용될 수 있다. 수소 가스의 경우에 있어서, 자계의 크기는 분자량에 역비례하여 증가되어야 한다.
게이트 밸브(25-2, 25-3, … 또는 25-5)는 각각의 인접 챔버간에 배치된다. 기판 홀더(31)는 개방된 밸브를 통하여 한 챔버에서 다른 챔버로 전달된다. 침착 동안에 물론, 상기 밸브는 닫혀진 상태로 유지된다. 그러나 인입 밸브(25-1)와 유출 밸브(25-6)는, 인입 밸브로부터 로딩 챔버(1'-1)내의 홀더상의 새로운 기판을 비치하여 챔버(1'-2, 1'-4)내에 침착된 기판을 유출하는 침착 동안에 개방된다.
반응 공간(1-3 및 1-4)내의 침착 처리는 실험 1, 실험 2 및 실험 3에 따라 실행된다. 반응공간(1-2, 1-3 및 1-4)내의 침착이 종결된 이후에, 생산적 가스의 공급 및 마이크로파의 방사는 정지되고 기판 홀더(31)는 전달 수단(도면에는 도시안됨)에 의하여, 닫혀진 밸브(25-1 및 25-6)를 가진 인접 챔버에 전달된다. 전달 단계는 챔버의 내측 가스 유출없이 순식간에 실행된다. 상기한 처리만을 염두에 두면, 침착된 반도체가 종래의 글로우 방전 플라즈마 CVD 시스템으로 형성된 것과 비교하여 p-i 및 i-n 접합 상에서 작게 오염되고 산화된다는 것을 쉽게 이해할 수 있을 것이다.
형성된 태양전지는 12.9%의 변환 효율, 0.92V의 개방 회로 전압 및 0.05㎠의 효율 영역에서 18.4mV/㎠의 단락회로 전류밀도를 가진다. 그러한 높은 변환 효율은 반응 가스의 스패터링이 ECR CVD 시스템내에서 발생하지 않는다는 사실에 그 원인을 둘 수 있다. 또한 상기한 높은 변환 효율에 대한 또다른 이유로서는, 침착동안의 챔버내의 압력이 글로우 방전 플라즈마 시스템에 의해 얻어진 것 보다 낮은 1×10-3내지 1×10-5토르, 예를 들면 3×10-4토르 정도라는 것으로, 불순물 가스와, 글로우 방전 시스템내에서 요구되는 것과 비교하여 100 정도 만큼 감소된 시간을 가지고 침착후 터보 펌프에 의한 반응 가스를 배출하게 한다.
실시예에 있어서, 게이트 밸브(25-3 및 25-4)는 시스템으로부터 생략될 수 있다. 이러한 경우, 챔버간에는 시스템의 생산성을 개선하도록 버퍼공간이 형성되고 인접 챔버는 대체로 홀더(31)의 측벽에 의하여 절연된다.
변형되어 제조된 태양전지는 12.6%의 변환 효율, 0.93V의 개방 전압, 18.3mA/㎠의 단락 전류 밀도 및 1.05㎠의 영역에서 0.81의 층만율(fill factor)을 가진다. 단가 절감외에 생산성을 증가하면서 예인 밸브(25-3 및 25-4) 필요없이 5분내에 홀더를 인접 챔버로 전달하는 것이 가능하다.
또한, 실시예에 따르면, 직경이 0.1 내지 0.01 미크론인 하나 내지 3개의 핀홀은 확대율 100을 가진 마이크로스코프의 음영계에서 관찰되며, 이는 글로우 방전 방법에 의해 침착된 층상에서 관찰된 것의 1/10이 된다.
본 발명은 또한 얇은 필름형의 절연 게이트 FET용 처리에 응용될시에 유리하다. 이러한 경우에 있어서, 제2구역 Ⅱ은 반응 공간으로 되고, 이안에서 반도체층이 형성된다. 제3구역 Ⅲ은 실리콘 질화물층이 형성되는 반응 공간으로 된다. 제4구역 IV은 실리콘 산화물층이 형성되는 반응 공간으로 된다. 각각의 형성 처리는 대체로 앞에서 기술한 바와 같다.
여타 설명은 여러개의 실시예로서 설명되었지만, 본 발명은 첨부된 특허청구의 범위에 의거 제한 적용되며 특정 실예에 의해 제한되지는 않는다. 다음은 본 발명에 따른 여러 변형예 및 변경예이다.
글로우 방전 CVD 시스템은 광 보강 CVD 시스템 대신에 본 실시예에서 제1구역 I으로 사용될 수 있다.
본 발명은 발광 MIS, 슈퍼 격자 발광장치 등등에 사용될 수 있다. 또한 응용으로써, 본 발명은 다른 반도체 레이저 혹은 광학 집적 회로 장치에 유리하게 사용될 수 있다.
본 실시예에서 ECR 시스템은 글로우 방전 시스템이 설치되었지마는, 광보강 시스템이 ECR과 시스템과 조합될 수 있다. 이러한 경우, 100 내지 400㎚의 파장을 가진 엑시머(excimer) 레이저, 라곤 레이저, 질소 레이저 등등이 광원으로서 사용된다.
생산적 가스로서, 디시레인(disilane) 또는 모노시레인의 혼합물 및 Si2F6가 사용될 수 있고 침착속도를 좀더 개선하는 것이 예상된다.
기판은 실리콘 반도체, 유리, 인위적 수지, 스텐레스 스티일이 될 수 있으며 그위 전극이 제공된다.
침착될 반도체로서, SixGe1-x(0＜X＜1), SixSn1-x(0＜x＜1), CxGe1-x(0＜x＜1) 또는 그들 고유 또는 불순물 반도체가 사용될 수 있다.
제1도에 도시된 바와 같은 다수의 기판을 보유할 수 있는 기판 홀더는 제2도에 도시된 바와 같은 다중 챔버 시스템용으로 사용될 수 있다.

Claims (54)

  1. 반도체층에 인접한 절연층을 최소한 포함하는 박막형 반도체 장치 제조 방법으로, 절연층 또는 반도체층중 한 층을 제1챔버내의 한 기판상에 형성하는 CVD 단계와, 제1챔버에서 형성된 층을 갖는 기판을 제2챔버로 이동시키는 단계와, 제1챔버로부터 제2챔버를 분리시키는 단계와, 반도체 장치의 인접한 절연 및 반도체층을 형성하기 위해 제2챔버에서 상기 절연층과 반도체층 이외의 층을 형성하는 CVD 단계를 포함하는 박막형 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 반도체 장치는 박막형 절연 게이트-전계 효과 트랜지스터인 박막형 장치 제조 방법.
  3. 제1항에 있어서, 상기 절연층은 실리콘 질화물 또는 실리콘 이산화물을 포함하는 박막형 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 절연층은 Si3N4또는 SiO2를 포함하는 박막형 반도체 장치 제조 방법.
  5. 제1항에 있어서, 최소한 상기 절연층을 형성하기 위해 이용된 CVD 단계는 자계와 마이크로파 에너지를 이용하는 단계를 포함하는 박막형 반도체 장치 제조 방법.
  6. 제5항에 있어서, 상기 CVD 단계는 전자 사이크로트론 공명 CVD 단계를 포함하는 박막형 반도체 장치 제조 방법.
  7. 제1항에 있어서, 상기 제1 및 제2챔버중 한 챔버에서 최소한 플라즈마 CVD 단계가 실행되는 박막형 반도체 장치 제조 방법.
  8. 제1항에 있어서, 상기 제1 및 제2챔버중 한 챔버에서 최소한 포토 CVD 단계가 실행되는 박막형 반도체 장치 제조 방법.
  9. 제1항에 있어서, 제2챔버에 형성된 층의 수가 제3챔버로 이동되고, 제2 및 제3챔버가 서로 분리된 이후에 제3챔버에 반도체 장치의 제3층이 형성되는 박막형 반도체 장치 제조 방법.
  10. 제9항에 있어서, 제1챔버에서 한 반도체층이 형성되고, 제2챔버에서 한 절연층이 형성되며, 제3챔버에서 다른 한 절연층이 형성되는 박막형 반도체 장치 제조 방법.
  11. 제9항에 있어서, 제1챔버에서 한 절연층이 형성되고, 제2챔버에서 한 반도체층이 형성되며, 제3챔버에 다른 한 절연층이 형성되는 박막형 반도체 장치 제조 방법.
  12. 제9항에 있어서, 제1챔버에서 한 절연층이 형성되고, 제2챔버에서 한 반도체층이 형성되며, 제3챔버에서 다른 한 반도체층이 형성되는 박막형 반도체 장치 제조 방법.
  13. 제1항에 있어서, 상기 제1층은 절연되고, 제2층은 반전도되는 박막형 반도체 장치 제조 방법.
  14. 제1항에 있어서, 상기 제1층은 반전도 되고, 제2층은 절연되는 박막형 반도체 장치 제조 방법.
  15. 반도체 채널층과 이 반도체 채널층에 인접한 절연층을 갖는 박막형 절연-게이트 FET 제조 방법으로, 다중-챔버 CVD 침착 장치를 제공하는 단계와, 상기 다중 챔버 CVD 침착 장치의 여러 챔버중 한 챔버에 절연층을 형성하는 단계와, 상기 다중 챔버 CVD 침착 장치의 챔버중 제2챔버에서 절연층에 인접한 반도체 채널층을 형성하는데, 제1 및 제2챔버가 서로 분리되는 동안 반도체 채널층을 형성하는 단계를 포함하는 박막형 절연-게이트 FET 제조 방법.
  16. 제15항에 있어서, 최소한 상기 절연층을 형성하는데 이용된 CVD 단계는 자계와 마이크로파 에너지를 이용하는 단계를 포함하는 박막형 절연-게이트 FET 제조 방법.
  17. 제16항에 있어서, 상기 CVD 단계는 전자 사이크로트론 공명 CVD 단계를 포함하는 박막형 절연 게이트 FET 제조 방법.
  18. 제15항에 있어서, 상기 제1 및 제2챔버중 한 챔버에서 최소한 플라즈마 CVD 단계가 실행되는 박막형 절연-게이트 FET 제조 방법.
  19. 제15항에 있어서, 상기 제1 및 제2챔버중 한 챔버에서 최소한 포토 CVD 단계가 실행되는 박막형 절연-게이트 FET 제조 방법.
  20. 제15항에 있어서, 제1 및 제2챔버로부터 분리된 제3챔버에서 절연-게이트 FET의 제3층이 형성되는 박막형 절연-게이트 FET 제조 방법.
  21. 제20항에 있어서, 제1챔버에서 절연층이 형성되고, 제2챔버에서 반도체 채널층이 형성되며, 제3챔버에 다른 한 절연층이 형성되는 박막형 절연-게이트 FET 제조 방법.
  22. 제20항에 있어서, 제1챔버에서 반도체 채널층이 형성되고, 제2챔버에서 절연층인 형성되며, 제3챔버에서 다른 한 절연층이 형성되는 박막형 절연-게이트 FET 제조 방법.
  23. 제20항에 있어서, 제1챔버에서 절연층이 형성되고, 제2챔버에서 반도체 채널층이 형성되며, 제3챔버에 다른 한 반도체층이 형성되는 박막형 절연-게이트 FET 제조 방법.
  24. 제15항에 있어서, 상기 반도체 채널층상에 상기 절연층이 형성되는 박막형 절연-게이트 FET 제조 방법.
  25. 제15항에 있어서, 상기 절연층상에 상기 반도체 채널층이 형성되는 박막형 절연-게이트 FET 제조 방법.
  26. 제15항에 있어서, 상기 절연층은 실리콘 질화물 또는 실리콘 이산화물을 포함하는 박막형 절연-게이트 FET 제조 방법.
  27. 제15항에 있어서, 상기 절연층은 Si3N4, 또는 SiO2를 포함하는 박막형 절연-게이트 FET 제조 방법.
  28. 반도체층에 인접한 최소한 절연층을 포함하는 박막형 반도체 장치 제조 방법으로, 절연층 또는 반도체층중 한 층을 제1챔버내의 기판상에 형성하는 CVD 단계와, 제1챔버에 형성된 층을 갖는 기판을 제2챔버로 이동시키는 단계와, 제1챔버로부터 제2챔버를 분리시키는 단계와, 반도체 장치의 인접한 절연 및 반도체층을 형성하기 위해 제2챔버에서 상기 절연층 및 반도체층 이외의 층을 형성하는 CVD 단계와, 제2챔버에서 형성된 층을 갖는 기판을 제3챔버로 이동시키는 단계와, 제2챔버로부터 제3챔버를 분리시키는 단계와, 제2챔버에서 형성된 층상에 절연 또는 반도체층중 어느 한 층을 제3챔버에서 형성되는 CVD 단계를 포함하는 박막형 반도체 장치 제조 방법.
  29. 제28항에 있어서, 상기 반도체 장치는 박막형 절연 게이트-전계 효과 트랜지스터인 박막형 반도체 장치 제조 방법.
  30. 제28항에 있어서, 상기 절연층은 실리콘 질화물 또는 실리콘 이산화물을 포함하는 박막형 반도체 장치 제조 방법.
  31. 제28항에 있어서, 상기 절연층은 Si3N4또는 SiO2를 포함하는 박막형 반도체 장치 제조 방법.
  32. 제28항에 있어서, 최소한 상기 절연층을 형성하기 위해 이용된 CVD 단계는 자계와 마이크로 에너지를 이용하는 단계를 포함하는 박막형 반도체 장치 제조 방법.
  33. 제32항에 있어서, 상기 CVD 단계는 전자 사이크로트론 공명 CVD 단계를 포함하는 박막형 반도체 장치 제조 방법.
  34. 제28항에 있어서, 상기 제1 및 제2챔버중 한 챔버에서 최소한 플라즈마 CVD 단계가 실행되는 박막형 반도체 장치 제조 방법.
  35. 제28항에 있어서, 상기 제1 및 제2챔버중 한 챔버에서 최소한 포토 CVD 단계가 실행되는 박막형 반도체 장치 제조 방법.
  36. 제28항에 있어서, 제1챔버에서 한 반도체층이 형성되며, 제2챔버에서 한 절연층이 형성되며, 제3챔버에서 다른 한 절연층이 형성되는 박막형 반도체 장치 제조 방법.
  37. 제28항에 있어서, 제1챔버에서 한 절연층이 형성되고, 제2챔버에서 한 반도체층이 형성되며, 제3챔버에서 다른 한 절연층이 형성되는 박막형 반도체 장치 제조 방법.
  38. 제28항에 있어서, 제1챔버에서 한 절연층이 형성되며, 제2챔버에서 한 반도체층이 형성되며, 제3챔버에서 다른 한 반도체층이 형성되는 박막형 반도체 장치 제조 방법.
  39. 제28항에 있어시, 상기 제1층은 절연되고, 제2층은 반전도되는 박막형 반도체 장치 제조 방법.
  40. 제28항에 있어서, 상기 제1층은 반전도 되고, 제2층은 절연되는 박막형 반도체 장치 제조 방법.
  41. 한 반도체 채널층과 이 반도체 채널층에 인접한 절연층을 갖는 박리형 절연-게이트 FET 제조 방법으로, 다중-챔버 CVD 침착 장치를 제공하는 단계와, 다중-챔버 CVD 침착 장치 중 한 장치에서 절연층을 형성하는 단계와, 다중-챔버 CVD 침착 장치의 챔버중 제2챔버에서 절연층에 인접한 반도체 채널층을 형성하는데 제1 및 제2챔버가 서로 분리되는 동안 반도체 채널층을 형성하는 단계와, 다중-챔버 CVD 침착 장치의 챔버중 제3챔버에서 절연층 혹은 반도체 채널층상의 제3층을 형성하는데, 제3챔버가 제1 및 제2챔버로부터 분리되는 동안 제3층을 형성하는 단계를 포함하는 박막형 절연-게이트 FET 제조 방법.
  42. 제41항에 있어서, 상기 제3층은 절연되는 박막형 절연-게이트 FET 제조 방법.
  43. 제41항에 있어서, 상기 제3층은 반전도 되는 박막형 절연-게이트 FET 제조 방법.
  44. 제41항에 있어서, 최소한 상기 절연층을 형성하기 위해 이용된 CVD 단계는 자계와 마이크로 에너지를 이용하는 단계를 포함하는 박막형 절연-게이트 FET 제조 방법.
  45. 제44항에 있어서, 상기 CVD 단계는 전자 사이크로트론 공명 CVD 단계를 포함하는 박막형 절연-게이트 FET 제조 방법.
  46. 제41항에 있어서, 상기 제1 및 제2챔버중 한 챔버에서 최소한 플라즈마 CVD 단계가 실행되는 박막형 절연-게이트 FET 제조 방법.
  47. 제41항에 있어서, 상기 제1 및 제2챔버중 한 챔버에서 최소한 포토 CVD 단계가 실행되는 박막형 절연-게이트 FET 제조 방법.
  48. 제41항에 있어서, 제1챔버에서 절연층이 형성되고, 제2챔버에서 반도체 채널층이 형성되며, 제3챔버에서 다른 한 절연층이 형성되는 박막형 절연-게이트 FET 제조 방법.
  49. 제41항에 있어서, 제1챔버에서 한 반도체 채널층이 형성되고, 제2챔버에서 절연층이 형성되며, 제3챔버에서 다른 한 절연층이 형성되는 박막형 절연-게이트 FET 제조 방법.
  50. 제41항에 있어서, 제1챔버에서 절연층이 형성되고, 제2챔버에서 반도체 채널층이 형성되며, 제3챔 버에 다른 한 반도체층이 형성되는 박막형 절연-게이트 FET 제조 방법.
  51. 제41항에 있어서, 상기 절연층은 상기 반도체층상에 형성되는 박막형 절연-게이트 FET 제조 방법.
  52. 제41항에 있어서, 상기 반도체층은 상기 절연층상에 형성되는 박막형 절연-게이트 FET 제조 방법.
  53. 제41항에 있어서, 상기 절연층은 실리콘 질화물 또는 실리콘 이산화물을 포함하는 박막형 절연-게이트 FET 제조 방법.
  54. 제41항에 있어서. 상기 절연층은 Si3N4또는 SiO2를 포함하는 박막형 절연-게이트 FET 제조 방법.
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