KR910001163B1 - 시스템간의 데이타 직렬전송시 비트동기 생성회로 - Google Patents

Abstract

내용 없음.

Description

시스템간의 데이터 직렬전송시 비트동기 생성회로

제1도는 종래의 회로도.

제2도는 본 발명에 따른 회로도.

제3도는 본 발명에 따른 제2도의 부분 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

14 : 펄스세이퍼 15 : 플립플롭

16 : 앤드게이트 17 : 카운터

본 발명은 시스템간의 데이터 직렬전송시 비트동기 틀럭을 정확하게 추출할 수 있는 비트동기 생성회로에 관한 것이다.

일반적으로 직렬 데이터의 전송은 데이터의 최소 요소를 이루는 비트 전송에 있어 한글자를 이루는 각 비트들이 하나의 전송선을 통하여 순서적으로 전송되는 것을 말하며, 디지탈 전송장치와 단말과의 동기 관계에 따라 크게 나누어서 동기, 비동기 방식으로 분류된다. 동기식 데이터 전송 방식의 경우, 단말은 전송장치의 내부 클럭으로 완전히 동기시켜 동작하도록 되어 있으며, 데이터 신호는 그대로 망내의 클럭 타이밍에 따라 전송로에 실어 전송된다.

종래의 직렬 동기 방식의 실현 회로를 살펴보면 제1도와 같다.

제1도는 시스템의 수신측 화로로 클럭이 포함된 소정의 데이터 신호가 제1입력단(30)을 통해 펄스세이퍼(34)로 입력되면 상기 펄스세이퍼(34)에서 완충되어 클럭 추출회로(35), 제1.2분주기(36,40), 위상비교기(37),저역여파기(38) 및 전압제어 발진기(39)를 통해 발생된 동기 신호에 의해 동기를 맞추어 수신하도록 되어 있다. 이에 대해 동작 관계를 상세히 설명하면, 제1입력단(30)으로 수신되는 전송 데이터 펄스 세이퍼(34)에서 완충 및 증폭되어 원신호로 정형화 된다. 상기 정형화된 신호는 제1출력단(32)을 통하여 시스템(도시하지 않았음)으로 입력되며, 동시에 클럭 추출회로(35)로 입력된다. 상기 클럭 추출회로(35)는 제2입력선(31)을 통해 입력되는 클럭신호에 따라 상기 펄스세이퍼(34)에서 정형된 출력신호로 부터 직렬 전송데이터에 포함된 데이터 전송클럭으로 추출되어 제1분주기(36)로 입력한다. 상기 제1분주기(36)에서는 상기 추출된 데이터 전송클럭을 소정 분주하여 위상비교기(37)에 입력한다. 상기 위상비교기(37)에서는 후술하는 제2분주기(40)의 출력과 위상을 비교한다. 상기 위상비교기(37)에서 비교된 위상차를 저역여파기(38)에서 DC화하여 전압제어 발진기(39)의 발진제어 전압으로 인가된다. 상기 전압제어 발진기(39)는 입력제어 전압에 따라 다른 주파수가 발진되어 제2분주기(40)로 입력된다. 상기 제2분주기(40)는 입력되는 신호를 소정의 분주하여 상기 위상비교기(37)와 제2출력단(33)으로 입력된다. 상기제2출력단(33)의 출력이 시스템에서 상기 제1출력단(32)을 통하여 정형화된 신호를 수신하는 동기 클럭으로 사용하도록 되어 있다. 이에 따라 시스템에서는 제1출력단(32)의 신호를 제2출력단(33)의 동기에 맞춰진 동기신호에 의해 정확히 데이터를 수신하도록 되어 있다.

상술한 바와같이 종래의 회로는 위상비교기(37), 저역여파기(38), 전압제어 발진기(39) 및 제2분주기(40)로 구성된 위상 동기루프(PLL)회로가 클럭 추출회로(35) 및 제1분주기(38)로부터 추출된 전송데이터 클럭을 안정화시켜 데이터 전송시 발생될 수 있는 전송지연등의 위상변화와 주변 노이즈로 인해 불정확한 동기클럭의 보정에 의해 전송 데이터를 안정하게 수신하도록 되어 있었다. 그런데 항상 동기클럭은 각 데이터 열의 중간 지점에서 트리거(Rising 및 Falling)하는 것이 데이터 수신에 있어 이상적인 것으로 알려져 있다.

그러나 상기 제1도의 실시예와 같이 PLL회로를 사용할 경우 그 구성이 복잡해지는 데이터 정보에 클럭이 포함되어 있는 AMI 코드 등의 특수한 라인코드 방식을 사용하여야만 결점이 있으며, 정보의 변질로 동기클럭 신호를 잃어버릴 경우 다시 동기를 맞추기 위해서는 많은 시간이 소요되는 문제점이 있어 왔었다.

따라서 본 발명의 목적은 전송로의 상태에 따라 정확한 동기 추출을 위한 조정이 간단해지고, 노이즈 때문에 발생되는 동기손실을 바로 회복시켜 정보의 손실을 줄일 수 있는 회로를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 회로도로서, 14는 데이타입력단(10)을 통해 입력되는 소정의 디지털 정보를 정형화하여 데이터출력단(12)으로 출력하는 펄스세이퍼이고, 15는 클럭입력단(11)을 통해 입력되는 소정의 클럭신호에 따라 상기 펄스세이퍼(14)에 의해 정형된 디지털 출력 데이터를 래치하여 출력하는 플립플롭이다.

16은 상기 펄스세이퍼(14)의 정형된 신호와 상기 플립플롭(15)의 출력신호를 각 반전하여 한후 양신호의 위상차를 검출하는 앤드게이트이고, 17은 상기 클럭입력단(11)을 통해 입력되는 소정의 클럭신호와 상기 앤드게이트(16)의 출력검출 신호를 입력하여 상기 펄스세이퍼(14)의 정형화된 각 데이터 열의 걱 데이터 중간지점에서 정확하게 트리거할 수 있는 동기클럭 신호를 동기 클럭신호 출력단(13)으로 출력하는 카운터이다.

제3도는 본 발명에 따른 동작파형도로서 (a)는 동기 비트(SYNC)로부터 8비트 직렬 데이터가 예를들어 “11101011”로 구성된 예이고, (b)는 상기(a)가 라인을 통해 전송되면서 주변 영향에 의해 왜곡이 일어난 파형이며, (c)는 상기 (b)는 펄스 세이퍼(14)의 드레쉬 레벨(TH)에서 정형화된 출력파형이고, (d)는 클럭입력단(11)으로 입력되는 기준 클럭파형이며, (e)는 플립플롭(15)의 출력단(

)의 출력 파형으로 상기(d)신호의 하강 에지에서 상기(c)의 상태를 래치한 출력파형도이고,(f)는 앤드게이트(16)의 출력 파형으로 상기 (c)와 (e)의 상태를 논리화하여 위상차를 얻어낸 신호파형이며, (g)는 카운터(17)의 출력단(QA)의 출력 파형으로 상기(f)의 신호를 카운터(17)의 클리어단(CLK)으로 인가하여 위상차가 검출시마다 데이터 열의 변화가 일어난 것으로 감지하여 수신 데이터 열의 비트동기를 그때마다 잡아주는 동기신호 파형이다.

상술한 구성에 의거 제2도 및 제3도를 참조하여 본 발명의 일실시예를 상세히 설명하면, 원래의 (a)와 같은 직렬 디지털 전송 데이터가 있을 경우 전송되면서 주변 영향으로 왜곡되어 (b)와 같이 데이터입력단(10)을 통해 펄스세이퍼(14)로 입력된다. 상기 펄스 세이퍼(14)에서는 소정의 드레쉬 레벨(TH)에서 비교되어 제3c도와 같은 신호로 정형화된 후 데이터출력단(12)과 플립플롭(15)의 데이터단(D)으로 입력된다.

상기 데이터 출력단(12)은 시스템의 데이터 입력단이 된다. 그런데 상기 플립플롭(15)의 클럭단(CK)으로 제3d도와 같은 기준 클럭신호가 클럭입력단(11)을 통해 입력된다. 그리고 상기 플립플롭(15)은 상승에지 트리거에 의해 상기 펄스세이퍼(14)의 출력인 정형화된 (C)신호를 상기 클럭입력단(11)의 클럭신호에 의해 래치하여 제3e도와 같이 (d)의 한클럭 지연한 신호를 반전출력단(

)으로부터 얻게된다.

한편 앤드게이트(16)는 상기 플립플롭(15)의 출력단(Q)의 출력신호와 상기 펄스세이퍼(14)의 정형된 출력신호를 인버팅하여 받으면 양 신호의 위상차이 만큼 제3f도와 같이 펄스 신호를 얻게된다. 상기(f)의 신호는 카운터(17)의 클리어단(CLR)의 리세트 신호로 입력된다. 이때 상기 카운터(17)는 입력단(A)의 입력을 카운터하던 상태를 중단한다.

따라서 (f)와 같이 “하이”펄스가 발생시 마다 카운터(17)를 클리어하므로 제3(g)도와 같이 출력되어 상기 제3도의 점선 화살표 도시와 같이 (g)의 상승 에지는 (e)의 각 데이터 신호 열의 중간 지점에서 트리거시킬 수 있는 동기 신호가 발생된다. 그리고 이 신호를 (d)의 반주기 정도 리딩(leding)하면 상기 (g)의 동기 신호는 (c)의 상기 펄스세이퍼(14)의 출력된 정형 신호의 각 데이터 열의 중간에서 트리거 시킬 수 있는 동기 신호가 되어 (c)신호에 대해 전송속도가 일치되는 정확한 데이터를 수신할 수 있다.

상술한 바와같이 디지털 단면기가 시스템 정합기들의 데이터 직렬전송시 전송회로내의 동기회로 부분에 사용했던 PLL구성을 제거하므로 조정 및 구성이 간단하여지고, 고가의 소자를 사용하지 않더라도 정확한 정보를 추출할 수 있으므로 저렴한 가격에 전송시스템의 신뢰도를 높일 수 있는 동기의 회로를 구성할 수 있으며, 순간적으로 발생되는 동기손실을 회복할 수 있고, 디지털 로직만을 사용하였으므로 동작 관계가 정확하므로 신뢰성을 높일 수 있는 시스템을 제공하는 이점이 있다.

Claims (1)

1. 시스템간의 데이터 직렬 전송시 비트동기 생성회로에 있어서, 상기 전송되는 적력 데이터를 입력하여 정형화하는 데이터 입력단(10)에 펄스세이퍼(14)를 연결하고, 상기 펄스세이프(14)의 출력 노드(c)에 앤드게이트(16)의 입력단과 플립플롭(15)의 데이터단(D)을 연결하며 상기 플립플롭(15)의 출력단(

   

   )을 앤드게이트(16)의 타입력단에 연결하고, 클럭입력단(11)을 상기 플립플롭(15)의 클럭단(CK) 및 카운터(17)의 클럭단(A)에 연결하며 상기 앤드게이트(17)의 출력단(f)을 상기 카운터(17)의 클리어단(CLK)에 연결하고, 상기 카운터(17)의 출력을 맞춰진 비트동기신호로 얻어 상기 펄스세이퍼(14)에 의해 정형화된 데이터 수신에 따른 동기 신호로 제공하도록 구성됨을 특징으로 하는 시스템간의 데이터 직렬 전송시 비트동기 생성회로.

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