KR910009036B1

KR910009036B1 - 반도체장치

Info

Publication number: KR910009036B1
Application number: KR1019880017432A
Authority: KR
Inventors: 도시유끼 요시무라; 야스오 이구라; 에이지 다께다; 히데유끼 마쯔오까
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미다 가쓰시게
Priority date: 1987-12-28
Filing date: 1988-12-24
Publication date: 1991-10-28
Also published as: DE3877548D1; KR890011111A; JPH01173656A; EP0323158B1; DE3877548T2; EP0323158A2; JP2550375B2; EP0323158A3

Abstract

내용 없음.

Description

반도체장치

제1a도는 본 발명의 실시예 1의 반도체장치의 평면도.

제1b도는 제1a도의 반도체장치의 C-C'선을 따른 단면도.

제2도는 본 발명에 사용된 아하로노프-보움효과를 도시한 도면.

제3도는 본 발명에 의하여 얻은 전기도전율의 변화를 도시한 도면.

제4도는 본 발명에 의하여 얻은 전류의 변화를 도시한 도면.

제5도는 본 발명의 실시예 2의 단면도.

제6도는 본 발명의 실시예 3의 단면도.

제7도는 본 발명의 실시예 4의 단면도.

제8a도 내지 제10b도는 본 발명의 MOSFET의 실시예를 도시한 도면.

제11도는 상기 실시예에 사용될 수 있는 게이트구조의 변형예의 평면도.

제12도는 제11도의 게이트전극구조를 사용하여 얻을 수 있는 소오스-드레인전류에 대한 효과를 도시한 파형도.

제13a, b도는 다수의 환형상의 게이트전극의 예를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 게이트전극 2 : 소오스전극

3 : 드레인전극 4,4' : 제어전극

5 : 공핍층 6 : 반절연 GaAs 기판

7 : 비도프 또는 저농도의 P형 GaAs층 8 : 고농도의 n⁺형층

9 : n형 Al_0.3Ga_0.7As층 10 : 전자축적층

11 : 절연막 12 : 제2의 게이트절연막

14 : 절연막 16 : 게이트 산화막

18 : 기판 20 : 플로팅게이트

22 : 절연막

본 발명은 헤테로접합장치 또는 MOS장치등의 2차원적인 캐리어를 사용하는 반도체장치에 관한 것으로, 특히 게이트 전극 아래에 형성되며, 분기된 후에 재결합된 스플릿전도채널을 통과하는 전류를 제어하는 전계효과 트랜지스터에 관한 것이다.

헤테로접합배열을 갖는 종래 기술의 전계효과트랜지스터(예를들면, 고전자유동성트랜지스터(HEMP))가 전형적인 것으로서, 서로 다른 전자친화성을 갖는 2가지 종류의 반도체를 결합하는 것에 의하여 형성된 헤테로접합의 계면부근에서 발생되는 전자축적층에서의 전자밀도가 게이트 전극에 인가된 전압에 의하여 변화되어 2개의 다른 전극, 즉 소오스와 드레인전극 사이의 전기도전율을 제어하는 것이 일본국 특허 공고공보 소화 59-53714호에 기재되어 있다.

상술한 종래 기술은 전기도전율에 의한 전자공급의 소오스로서 동작하는 반도체층이 또 다른 반도체층을 사용하는 것에 의하여 전도채널로서 동작하는 반도체층에서 분리되는 방법에 의한 전자이동도의 향상에 목적이 있다. 구체적으로는 Si로 도프된 n형 AlGaAs(예를들면, Al_0.3Ga_0.7As)층이 전자공급의 소오스로서 사용되고, 비도프 또는 저농도의 n형 GaAs층이 전도채널로서 사용되어, 전자분산을 감소시킨다.

반도체소자가 더욱 미세화됨에 따라 캐리어의 위상에 대한 정보를 갖는 필요성이 고려되었다. 전류채널이 한점에서 분기되어 다른 점에서 재결합되는 구조를 가지며 약 0.1㎛의 사이즈를 갖는 전계효과트랜지스터에 있어서는 2개의 전자파 사이의 위상의 차에 의하여 결합위치에서 간섭이 발생한다. 종래 기술에서는 상기 전자파의 위상의 정보에 대하여 전혀 고려되어 있지 않았다.

한편, 전자파의 위상정보가 자기장에 의하여 제어되는 반도체장치는 ″Physical Review Letters, Vol. 55(1985), pp.2344~2347″에 기재되어 있다. 이것에 따르면, 전류채널은 서로 인접한 2개의 헤테로접합을 형성하는 것에 의하여 자기장이 2개로 분리된 전류채널을 포함하는 평면에 수직방향으로 인가되는 상태에서 2개로 분리되므로, 전류채널의 2개의 부분을 통과하는 전자파의 위상을 변화시켜서 전류값의 진폭을 제어한다. 이것은 상술한 바와같은 아하로노프-보움효과(Aharonov-Bohm effect)에 기초를 두고 있다.

이러한 기술은 미세소자의 진보적인 방향에 비추어 볼 때 전자파의 위상정보를 사용하는 반도체소자를 나타내고 있다. 그러나, 상술한 배열은 자기장이 전자파의 위상을 제어하기 위하여 사용되기 때문에 간소화 및 실용성에 대한 문제점을 가지고 있다. 일반적으로는 그러한 자기장의 제어를 이행하기가 어렵다. 또, 상기 문헌에서 나타낸 2개의 통로는 통로의 분기점에서 요구된 분리층을 가진 상태에서 기판내 수직으로 형성되어 있으며, 이것은 제조의 관점에서 볼 때 이행하기가 어렵다.

한편, 반도체장치에서 아하로노프-보움효과를 이행하기 위하여 정전기장을 사용하는 배열은 Bandyopadhyay 등의 ″Superlattices and Microstructures, Vol.2, No.6, 1986″과 ″IEDM 86, pp.76~79″에 기재되어 있다. ″Superlattices and Microstructures″의 문헌에서는 본 명세서의 제2도와 유사한 전도전극용의 일반적인 링구조가 이론적인 배경으로 기재되어 있다. 그러나, 그러한 이론적인 도체를 사용하는 것이 실제와는 다르기 때문에, Bandyopadhyay 등의 2개의 문헌에는 2개의 전도 통로가 게이트아래를 통과하는 점에서 AlGaAs층에 의하여 서로 분리되어 있는 2개의 상부 및 하부전도통로 위에 정전기장을 마련하기 위해 게이트를 사용하는 배열이 설명되어 있다. 상부통로는 게이트에 인접하기 때문에, 게이트로부터 강한 전계를 받게 된다. 따라서, 통로가 재결합되는 점에서 2개의 통로를 통해서 주행하는 전자 사이에는 위상차가 존재한다. 이러한 배열에 의하여, Bandyopadhyay 등은 게이트에 인가된 포텐셜에 기초를 둔 장치의 드레인전류를 조절할 수 있었다.

Bandyopadhyay 등의 이러한 정전기적인 제어배열이 상술한 자기배열보다 제어가 용이하지만, 게이트 아래의 위치에 서로 분리된 상부 및 하부채널을 제조할 필요가 있기 때문에 장치의 이행이 어렵다. 이것은 실용적인 이행의 견지에서 볼 때 바람직하지 못한 장치를 형성하는 다수의 어려운 제조공정을 요구한다.

따라서, 본 발명의 목적은 헤테로접합 또는 MOS 구조를 갖는 반도체장치에서 캐리어의 위상의 전기적인 제어를 가능하게 하는 반도체소자를 제공하는 것이다.

본 발명의 다른 목적은 제조가 용이한 반도체소자를 제공하는 것이다.

본 발명의 또 다른 목적은 용이한 제어력을 마련하기 위하여 캐리어전도통로가 소정의 계면에 2차원적인 반도체 소자를 제공하는 것이다.

상술한 목적은 1점에서 2개로 분기되고난 후에 재결합되는 형상을 갖는 게이트전극에 부가해서, 상기 캐리어의 위상을 제어하는 적어도 하나의 전극을 마련하는 것에 의하여 달성된다. 제어전극과 게이트전극의 이러한 조합은 헤테로접합을 갖는 것 또는 MOS 구조를 갖는 것과 같은 2차원적인 캐리어를 사용하는 반도체장치로 이행될 수 있다. 제어전극에 인가된 전압은 게이트전극과 동일형상으로 형성된 캐리어축적층의 분기점 및 결합점 사이에 놓여 있는 각 채널의 포텐셜 에너지차가 형성되도록 조절된다. 상기 제어전극에 의하여 인가된 전기장의 방향은 상기 게이트전극에 의하여 인가된 전기장의 방향과 나란한 것이 아니라 다르다. 게이트전극의 형상은 직사각형, 삼각형 뿐만 아니라 원형상이거나, 채널이 분기되고 난 후에 재결합되는 어떠한 형상이 될 수도 있다. 또, 분리 제어전극 이외의 수단을 사용하여 바람직한 위상차를 발생하는 실시예가 마련되어 있다.

우선, 본 발명의 원리 및 동작을 정전기의 아하로노프-보움효과의 도면인 제2도를 사용하여 이론적인 관점에서 설명한다. 제2도는 진공내의 전자빔의 채널을 도시한 도면이다. 진공에서 전자빔은 A점에서 2개로 분기되어, 각각 다른 포텐셜에너지가 주어지고 B와 D, C와 E 사이에 놓여진 금속관을 통과하여, F점에서 재결합된다. B와 D, C와 E사이의 포텐셜에너지를 각각 ø₁, ø₂로 나타내고, BD 및 CD의 세그먼트의 길이를 l, BD 및 CD 방향으로의 전자속도를 v, 전자의 기본전하를 e, 플랑크상수를 h로 나타내면, F점에서 전자파의 각 위상 사이에는 다음의 차 △S가 발생한다.

상기 식에서 포텐셜에너지는 전자의 속도 v를 변하게 할 정도로 크지 않은 것으로 가정한다.

진공에서 발생하는 현상에 대하여 설명한 상기 이상형은 또, 반도체 소자에도 적용된다. 이것은 제1a도 및 제1b도를 참조하여 설명한다. 제1a도는 본 발명의 구조의 예를 도시한 평면도이며, 제1b도는 제1a도의 C-C'선을 따른 단면도이다. 물론, 여기서 도시한 구조는 본 발명의 원리 및 동작을 설명하기 위하여 인용한 1예일 뿐이다.

제1a도에서, (1)은 분기 및 결합되는 환형상으로된 게이트전극을 나타내며, (2)는 소오스전극, (3)은 드레인전극, (4) 및 (4')는 게이트전극(1)에서 분리되어 마련된 본 발명에 따른 1조의 제어전극, (5)는 제어전극 아래로 확장된 공핍층을 나타낸다. 본 명세서 및 청구범위에서, 캐리어가 정공이던지 전자이던지에 관계없이 ″소오스″는 캐리어가 전도채널에 공급되는 영역을 의미하며, ″드레인″은 소오스로부터의 캐리어가 도착하는 영역을 의미한다.

제1b도에서, (6)은 반절연 GaAs 기판을 나타내며, (7)은 반절연 GaAs 기판(6)상에 에피텍셜 성장된 비도프 또는 저농도의 p형 GaAs층, (8)은 비도프 또는 저농도의 p형 GaAs층(7)내에 형성된 고농도의 n^-형층, (9)는 비도프 또는 저농도의 p형 GaAs층(7)의 일부에 에피텍셜성장된 n형 Al_0.3Ga_0.7As층, (10)은 게이트전극(1)아래에 형성된 전자축적층을 나타낸다. 각 전극의 포텐셜의 예로서, 소오스전극(2)는 접지될 수 있고, 드레인전극(3)은 포지티브, 게이트전극(1)은 네가티브 또는 포지티브, 제어전극(4)는 접지, 제어전극(4')는 포지티브될 수 있다. 물론, 이러한 포텐셜 및 도전형을 예로서만 주어지고, 본 발명은 이것에 한정되는 것은 아니다.

이러한 구조에서, 전자축적층(10)은 게이트전극(1)에 적당한 전압을 인가하는 것에 의하여 게이트전극(1)아래에 형성되므로, 전도채널이 소오스전극(2)와 드레인전극(3) 사이에 형성된다. 소오스전극(2)에서 방출되는 전자는 A점에서 분기되어 B점에서 재결합된다. 제어전극(4),(4')에 적당한 전압을 인가하는 것에 의하여, 제1a도에 도시한 바와같이 공핍층(5)가 확장되므로, 그것은 분기전도채널중의 한쪽만을 덮는다. 즉, 서로 다른 분기전도채널의 포텐셜에너지를 형성할 수가 있게 된다. 결과적으로, 소오스전극(2)에서 방출되고 A점에서 분기되며 각각의 분기전도채널을 통과하는 전자는 다른 포텐셜에너지를 통과한 후에 B점에서 결합된다. 따라서, 전자는 제2도에서 설명한 것과 근본적으로 동일하다. 분리 분기전도채널을 통과하는 전자의 위상 사이의 차 △S는 제어전극(4),(4')에 인가된 전압의 변화에 의하여 변한다. 차 △S는 전자파의 간섭을 발생하며, 발진은 포텐셜에너지 사이의 차의 기능으로서 다음의 1사이클로 B점에서 전자파가 존재할 가능성을 생기게 한다.

이것은 소오스전극(2)와 드레인전극(3)사이의 전기도전율에서도 제3도에 도시한 바와같은 발진을 일으킨다.

Bandyopadhyay등의 문헌에서 설명한 바와같은 배열에 대한 본 발명의 이점은 공지의 반도체 제조기술을 사용하여 용이하게 제조될 수 있다는 것이다.

이것에 대하여 본 실시예의 장치의 제조공정을 제1b도를 참조하여 설명한다.

우선, 분자선에피텍셜성장법으로 비도프 또는 저농도의 p형 GaAs층(7)이 반절연기판(6)위에 약 2000Å의 두께로 성장된다. 낮은 불순물 농도가 적절하며, 상기 층은 비도프 또는 저농도의 p형층이다.

다음에는, 분자선에피텍셜성장법을 다시 사용하는 것에 의하여 n형 Al_0.3Ga_0.7As층(9)가 GaAs층(7)위에 약 1000Å의 두께로 성장된다. Si가 불순물로서 사용되며, 그것의 농도는 약 4x10¹⁷l/cm³이다.

다음에는, 포지티브형의 전자빔레지스트인 PMMA를 도포하고, 전자빔리도그래피에 의하여 패터닝한다. 이후, 게이트패턴부는 배타적인 사용을 위한 현상액이 사용되는 현상에 의하여 개방된다. Al이 전체표면에 증착된 후에 현상액의 투입이 재실행되어, 게이트전극(1)이 리프트-오프(lift-off)법에 의하여 형성된다. 계속해서, 게이트전극(1)을 마스크로서 사용하여, Al_0.3Ga_0.7As층(9)내의 불필요한 부분이 드라이에칭 또는 웨트에칭에 의하여 제거된다.

연속해서, 포지티브형의 전자빔레지스트 PMMA와 전자빔리도그래피를 재적용한 후에, 배타적인 사용을 위한 현상액을 사용하는 현상에 의하여 제어전극(4),(4') 아래의 영역내에 고농도의 n⁺형층(8)을 형성하기 위하여 구멍이 형성된다. 이후, 고농도의 n⁺형층이 이온주입법, 연속적인 어닐링등에 의하여 형성된다. Si 또는 Se가 N형 불순물로서 사용될 수 있다. 여기서, 이온은 제1a도의 소오스전극(2) 아래의 영역, 드레인전극(3) 아래의 영역, 제어전극(4),(4')아래의 영역에 주입된다.

그 다음에, 금-게르마늄합금/금의 2중의 층구조를 적절하게 갖는 소오스전극(2), 드레인전극(3), 제어전극(4),(4')가 증착법으로 형성된다.

게이트전극(1)의 환형상의 외부직경의 사이즈는 약 0.3㎛ 이하이며, 그것의 선의 폭은 약 0.1㎛ 이하이다.

다음에는 상술한 바와같이 제조된 소자의 특징을 설명한다. 제4도에서 가로축은 제어전극(4')에 인가된 전압 V_C를 나타내며(제어전극(4)는 접지되어 있는 것으로 가정한다), 세로축은 소오스전극(2)와 드레인전극(3) 사이의 전류 I_DS를 나타낸다. 게이트전극(1)에 인가된 게이트전압 V_G는 +0.5V이며, 소오스전극(2)와 드레인전극(3) 사이의 전압 V_DS는 1mV이다.

전체의 장치는 액체질소의 온도(77K) 이하로 냉각되어 있는 것이 적절하다. 본 발명의 효과가 상술한 장치의 냉각없이도 발생되지만, 냉각은 전자의 분산효과의 감소를 가져오며, 결과적으로 전기도전율이 증가하게 되고, 도전율의 변화의 정도가 크게 되어, 증폭율이 향상될 수 있는 효과를 발생한다.

따라서, 제4도에서 명백한 바와같이 주기적인 변화는 제어전극(4),(4')에 인가된 전압에 의한 전류 I_DS에서 발생된다.

제5도는 본 발명의 실시예 2의 반도체장치의 단면도이다. 실시예 2에 있어서는 게이트전극(1)이 리프트-오프법에 의하여 형성되는 점까지 실시예 1과 동일한 공정이 사용된다. 특히, 실시예 1에서 실행되는 Al_0.3Ga_0.7As층(9)의 에칭은 실시예 2에서 실행되지 않는다. 이 이외의 공정 및 구조는 실시예 1과 동일하다. 따라서, 제4도의 변화현상은 실시예 2에 따라서 제조된 플래너형의 소자에도 있다.

제6도는 본 발명의 실시예 3의 반도체장치의 단면도이다. 본 실시예에 있어서, 직사각형의 형상의 제2의 게이트전극(12)(그것의 직경은 게이트전극(1)의 환형상의 외형과 동일하다)는 도시한 바와같이 실시예 1의 고농도의 n⁺형층(8)이 형성된 후에 전극빔리도그래피의 기술을 사용하는 것에 의하여, 절연막(11)이 삽입된 상태에서 게이트전극(1)위에 형성된다. 이러한 게이트전극(12)가 형성되어, 게이트전극(1)의 환형상으로 둘러싸인 중앙부의 반전을 제어한다. 상술한 변화 이외의 공정은 실시예 1과 동일하다. 따라서, 제4도에 도시한 변화의 현상은 제6도에 따라 제조된 소자에서도 발견하게 된다.

제7도는 본 발명의 실시예 4의 반도체장치의 단면도이다. 실시예 2에서의 고농도의 n⁺형층(8)이 형성된 후에, 직사각형의 형상인 제2의 게이트전극(12)는 도시한 바와같이 전자빔리도그래피의 기술을 사용하는 것에 의하여, 절연막(11)이 삽입된 상태에서 게이트전극(1)위에 형성된다. 이러한 전극(12)가 형성되어, 실시예 3과 유사하게 게이트전극(1)에 의하여 둘러싸인 중앙부의 반전을 방지한다. 상술한 변화 이외의 공정은 실시예 2와 동일하다. 따라서, 제4도에 도시한 변화의 현상은 상기 방법으로 제조된 소자에서도 발견될 수 있다.

상술한 실시예 1 내지 4의 장치에 있어서 제어전극에서의 공핍층의 확장은 pn 접합에 역바이어스를 인가하는 것에 의하여 제어된다. 그러나, 공핍층도 쇼프키장벽에 의하여 제어될 수 있다는 사실을 주지해야 한다. 따라서, 알루미늄 제어전극(4),(4')는 상술한 실시예 1에서의 제어전극(4),(4')의 영역내에서 n⁺형층의 형성없이 증착법으로 형성할 수 있다. 제4도에 도시한 변화의 현상은 상기 방법으로 제조된 플래너형의 소자에서도 발견된다.

상술한 실시예는 전자전도의 제어를 목표로 하고 있지만, 그것에 한정되는 것이 아니라 정공전도의 제어에 적용할 수 있는 것도 물론이다.

또, 1조인 2개의 제어전극(4),(4')가 각각의 상술한 실시예에서 마련되지만, 하나의 전극은 상기 하나의 제어전극의 전압을 조절하는 것에 의하여 전자축적층의 분기점 및 결합점에서 다른 포텐셜에너지를 발생하는 것에 사용될 수도 있다. 즉, 제어전극의 수는 상술한 실시예에 한정되는 것이 아니라, 1개, 2개 또는 그 이상이라도 좋다.

환형상의 게이트전극의 수가 1개에 한정되지 않는 것은 물론이다. 그러한 구조의 2가지 예가 제13a도 및 제13b도에 도시되어 있다. 또, 제7도에 도시한 바와같은 제2의 게이트전극이 본 발명을 구체화한 MOSFET에 사용될 수 있는 사실도 주지해야 한다. 더욱이, Si MOSFET상의 제9, 10, 11도에 도시한 게이트전극 구조는 헤테로접합트랜지스터에도 적용할 수가 있다.

헤테로접합을 형성하기 위한 재료로서는 Si-Ge계가 사용되어도 좋다. 더우기, Al과 Ga사이의 소자비율이 3:7에 한정되는 것이 아닌 것은 물론이다.

본 발명에 따르면, 상술한 바와같이 제3도에 도시한 전류-전압특성이 얻어질 수 있고, 따라서 증폭기, 메모리등에 적용할 수가 있다.

상술한 실시예는 모두 헤테로접합전계효과 트랜지스터를 가리키고 있다. 특히, 이러한 실시예는 전자가층(9)와 (7)사이의 헤테로 접합에서 2차원적인 통로로 흐른다는 이점을 갖고 있다. 상술한 바와같이, 1개이상의 분리 제어전극에 대하여 분기된 게이트전극(1)에서의 정전기장의 적용은 서로 수직으로 치환되는 통로를 요구하는 사전에 현상된 배열에 적합하다.

그러나, 본 발명은 헤테로접합장치에만 한정되는 것은 아니다. 예를들면, 본 발명은 특히 MOSFET에도 적용할 수 있다. 또, 그러한 MOSFET는 게이트전극 아래의 게이트절연막과 기판의 계면에서 2차원적으로 소오스와 드레인 사이의 캐리어를 전도한다. 따라서, 헤테로접합장치를 위한 분기통로에서의 캐리어흐름을 제어하기 위하여 상술한 동일원리는 MOSFET 구조에 대해서도 실행될 수 있다.

제8a도 및 제8b도는 본 발명에 따른 하나의 MOSFET의 실시예를 도시한 도면이다(여기서, 제8b도는 제8a도의 A-A'선을 따른 단면도이다). 도면에서 제1a도 및 제1b도와 동일부호는 동일부분을 나타낸다. 따라서, 이러한 배열은 제1도에서 사용된 동일한 분기게이트구조(1)과 제어전극구조(4),(4')를 갖는다는 것을 알 수 있다. 그러나, 제8a도 및 제8b도의 실시예에 있어서 얇은 게이트산화막(16)은 MOS 구조를 형성하기 위하여 사용된다. 또, 제8b도는 소오스와 드레인영역이 형성되는 기판(18)과 절연막(14)를 나타내고 있다. 제8a도 및 제8b도의 장치는 제1a도 및 제1b도에서 설명한 배열과 동일한 게이트(1)과 제어전극(4),(4')에 포텐셜을 인가하는 것에 의하여 동작되며, 제3도 및 제4도에 도시한 것과 유사한 변화효과를 발생한다.

제9a도 및 제9b도는 본 발명의 MOSFET 구조의 다른 실시예를 도시한 도면이다(여기서, 제9b도는 제9a도의 B-B'선을 따른 단면도이다). 이러한 배열에서 알 수 있는 바와같이, 플로팅게이트(20)은 게이트전극(1)의 분기중의 한쪽위에 형성된다(절연막(22)에 의하여 이러한 분기에서 분리됨). 이러한 플로팅게이트전극(20)에 의하여, 기판에서의 전도통로의 분기는 플로팅게이트전극(20)아래에 있지 않는 기판의 전도통로의 분기와 다른 정전기장에 따르게 된다. 따라서, 2개의 캐리어전도통로사이의 바람직한 위상차는 (4),(4')와 같은 분리제어 전극을 위한 요구없이 본 실시예에서 얻을 수 있다.

제10a도 및 제10b도는 본 발명에 따른 또 다른 MOSFET의 실시예를 도시한 도면이다(여기서, 제10a도는 제10b도의 D-D'선을 따른 단면도이다). 본 실시예에서 게이트전극은 소오스와 드레인 영역(8),(9)를 결합하기 위하여 분리전극(1a),(1b)로 나누어진다. 게이트전극(1a),(1b)에 다른 포텐셜 ø₁, ø₂를 인가하는 것에 의하여, 바람직한 위상차는 분리제어전극(4),(4')의 요구없이 게이트전극(1a),(1b)아래에서 각각의 전도통로에 유도될 수 있다.

이상의 설명은 모두 게이트전극(1)을 위한 대칭의 분기를 가리키고 있다. 제3도 및 제4도에 도시한 바와같이, 이것은 제어전극(4')에 인가된 포텐셜이 OV일 때, 최대전기도전율 및 최대값 I_PS를 발생하는데 사용될 수 있다. 그러나, 제11도에 도시한 바와같이 게이트 전극구조(1')를 형성하는 것에 의하여 임의로 이러한 구조를 변형시켜서 비대칭의 분기(즉, 다른 길이의 분기)를 가질 수 있다. 이러한 경우에 최대도전율 및 최대값 I_DS의 점은 제12도에 도시한 바와같이 시프트된다.

따라서, 제어전극(4')에서의 OV레벨은 제12도에 도시한 바와같이 최대값 I_DS를 임의로 얻을 수 있다. 그 대신에, 각각의 분기길이의 조절은 제어전극(4')에서 OV레벨을 위한 최소와 최대 레벨사이의 I_DS의 차레벨을 발생시킬 수 있다.

이상 설명한 바와같이, 본 발명은 게이트전극에서 분리되어 마련된 제어전극에 의하여 전기도전율의 주기적인 변화를 가능하게 하며, 또 캐리어의 위상의 용이한 전기제어를 가능하게 하므로, 매우 낮은 전력에서 새로운 기능을 갖는 반도체 능동소자의 실현을 가능하게 한다.

상술한 배열이 본 발명의 원리의 적용을 간단하게 설명한 것이라는 것을 이해하여야 한다. 다수의 다른 배열이 그 요지를 이탈하지 않는 범위내에서 용이하게 가능하다는 것은 물론이다.

Claims

제1의 반도체층의 일부(7)에 의하여 서로 분리되어 형성된 소오스영역(8)과 드레인영역(8)을 갖는 제1의 반도체층, 상기 소오스와 드레인 영역사이에서 상기 제1의 반도체층의 상기 부분위에 형성된 게이트전극(1)에 있어서, 상기 게이트전극은 상기 소오스영역에 인접한 제1의 위치(A)에서 제1 및 제2의 분기를 형성하도록 나누어지고, 상기 제1 및 제2의 분기가 상기 드레인 영역에 인접한 제2의 위치(B)에서 서로 결합되며 상기 게이트전극으로의 포텐셜의 인가는 상기 소오스와 드레인영역 사이의 상기 제1 및 제2의 분기 아래 상기 제1의 반도체층의 상기 부분의 표면에 인접한 제1 및 제2의 2차원적인 캐리어전도통로를 형성하는 게이트전극, 상기 소오스와 드레인 영역 사이의 상기 제2의 전도통로를 통과하는 캐리어의 위상에 대하여 상기 소오스와 드레인영역 사이의 상기 제1의 전도통로를 통과하는 캐리어의 위상을 변화시켜서 상기 제1 및 제2의 전도통로를 통해서 상기 드레인영역에서 받은 캐리어에 대하여 위상차를 발생하기 위한 수단을 포함하는 반도체장치.
특허 청구의 범위 제1항에 있어서, 상기 위상변화수단은 상기 제2의 전도통로를 통과하는 캐리어의 위상에 대하여 상기 제1의 전도통로를 통과하는 캐리어의 위상을 변화시키도록 공핍층(5)를 발생하기 위해 상기 게이트전극에서 분리된 위치에서 기판(6)위에 형성된 적어도 하나의 제어전극(4,4')를 포함하는 반도체장치.
특허 청구의 범위 제1항에 있어서, 상기 위상변화수단은 상기 게이트전극의 상기 제1의 분기위에 형성된 플로팅게이트전극(20)을 포함하는 반도체장치.
특허 청구의 범위 제1항에 있어서, 상기 제1의 반도체층은 제1의 형태의 반도체재료로 형성되고, 상기 반도체장치는 또, 상기 소오스와 드레인 영역사이의 상기 제1 및 제2의 반도체층이 계면에서 헤테로접합을 형성하도록 상기 제1의 반도체층과 상기 게이트전극 사이에 제2의 형태로 반도체재료로 형성된 제2의 반도체층(9)를 포함하며, 상기 제1 및 제2의 2차원적인 캐리어전도통로는 상기 헤테로접합에 인접하게 형성되는 반도체장치.
특허 청구의 범위 제2항에 있어서, 상기 제1의 반도체층은 제1의 형태의 반도체재료로 형성되고, 상기 반도체장치는 또, 상기 소오스와 드레인영역 사이의 상기 제1 및 제2의 반도체층의 계면에서 헤테로접합을 형성하도록 상기 제1의 반도체층과 상기 게이트전극 사이에 제2의 형태의 반도체재료로 형성된 제2의 반도체층(9)를 포함하며, 상기 제1 및 제2의 2차원적인 캐리어전도통로는 상기 헤테로접합에 인접하게 형성되는 반도체장치.
특허 청구의 범위 제1항에 있어서, 또 상기 제1 및 제2의 2차원적인 캐리어전도통로가 상기 제1의 반도체층과 게이트절연막의 계면에 인접하게 형성되도록 상기 제1의 반도체층과 상기 게이트전극 사이에 형성된 게이트절연막(11)을 포함하는 반도체장치.
특허 청구의 범위 제2항에 있어서, 또 상기 제1 및 제2의 2차원적인 캐리어전도통로가 상기 제1의 반도체층과 게이트절연막의 계면에 인접하게 형성되도록 상기 제1의 반도체층과 상기 게이트 전극 사이에 형성된 게이트절연막(11)을 포함하는 반도체장치.
특허 청구의 범위 제6항에 있어서, 상기 위상변화수단은 상기 게이트전극의 상기 제1의 전극위에 형성된 플로팅게이트전극(20)을 포함하는 반도체장치.
특허 청구의 범위 제1항에 있어서, 상기 제1 및 제2의 분기는 서로 다른 길이를 갖는 반도체장치.
제1의 반도체층(7)의 일부에 의하여 서로 분리되어 형성된 소오스영역 및 드레인영역을 갖는 제1의 반도체층, 상기 소오스와 드레인영역 사이의 상기 제1의 반도체층의 제1의 부분위에 형성된 제1의 게이트전극(1), 상기 소오스와 드레인영역 사이의 상기 제1의 반도체층의 제2의 부분위에 형성된 제2의 게이트전극(12), 상기 제1 및 제2의 게이트전극에 다른 포텐셜을 인가하여 상기 제1 및 제2의 게이트전극 아래에 제1 및 제2의 2차원적인 캐리어 전도통로를 각각 형성하는 것에 의하여, 상기 제1의 전도통로를 통해서 상기 소오스에서 상기 드레인으로 통과하는 캐리어의 위상이 상기 제2의 전도통로를 통해서 상기 소오스에서 상기 드레인으로 통과하는 캐리어의 위상과 다르게 되어 상기 드레인영역에서 받은 캐리어에 대하여 위상차를 발생하도록 하기 위한 수단을 포함하는 반도체장치.
특허 청구의 범위 제10항에 있어서, 또 상기 제1 및 제2의 2차원적인 캐리어전도통로가 상기 제1 및 제2의 게이트전극 아래에서 상기 제1의 반도체층과 상기 게이트절연막의 계면에 인접하게 각각 형성되도록 상기 제1의 반도체층과 상기 제1 및 제2의 게이트전극 사이에 형성된 게이트절연막(11)을 포함하는 반도체장치.
특허 청구의 범위 제10항에 있어서, 상기 제1의 반도체층은 제1의 형태의 반도체재료로 형성되고, 상기 반도체장치는 또, 상기 소오스와 드레인 영역 사이의 상기 제1 및 제2의 반도체층의 계면에서 헤테로접합을 형성하도록 상기 제1의 반도체층과 상기 제1 및 제2의 게이트전극 사이에 제2의 형태의 반도체재료로 형성된 제2의 반도체층(9)를 포함하며, 상기 제1 및 제2의 2차원적인 캐리어전도통로는 상기 헤테로접합에 인접하게 형성되는 반도체장치.