KR910007858B1 - 데이타 전송방법 - Google Patents

Abstract

내용 없음.

Description

데이타 전송방법

제1도는 크로스 인터리브를 사용한 에러정정 부호화 회로의 구성을 도시한 블록도.

제2도,제3도 및 제4도는 제1도의 에러정정 부호화의 설명에 사용된 개략도.

제5도,제6도 및 제7도는 본 발명의 한 실시예에 있어서 데이터 구성의 설명에 사용된 개략도.

제8도는 본 발명의 한 실시예의 구성을 도시한 블록도.

제9도는 본 발명의 다른 실시예에 있어서의 데이터 구성의 설명에 사용된 개략도.

제10도 및 제11도는 본 발명의 에러 정전 능력의 설명에 사용된 그래프.

* 도면의 주요부분에 대한 부호의 설명

1 : 오디오신호 입력단자 3, 4 : RAM

6 : P.Q 인코더/디코더 10 : CRC 인코더/디코더

15 : 기록신호출력단자 16 : 재생신호 입력단자

18, 19 : 포인터 RAM 23 : 보정회로

25 : 재생 오디오신호 출력단자

본 발명은 디지털 오디오신호의 기록 재생에 대해 적용될 수 있는 데이터 전송방법에 관한 것이다. 디지털 오디오신호를 에러정정 가능한 부호구성으로 하는 방법으로서, 크로스 인터리브가 제안되어 있다. 제1도는 크로스인터리브를 위한 구성을 도시하며, W₀, W₁, W₂, W₃이 오디오 데이터 계열을 도시하고 있다.

이 오디오 데이터 계열의 각각에 포함되어 있는 4워드가 백색환으로 도시한(모듈 2) 가산기에 공급되는 것으로서 제1의 패리티 데이터 계열 P가 생성된다. 이 제1의 배열상태에 어떤 데이터 계열 W₀내지 W₃, P에 대해 d, 2d, 3d, 4d, 5d, (d블럭은 단위 지연량)의 서로 다른 지영이 부여되어 제2의 배열상태로 된다. 데이터 계열의 각각으로부터 취출된 5워드가 백색환으로 표시한 (모듈 2)의 가산기에 공급되어 제2의 패리티 데이터 계열 Q가 생성된다.

이러한 크로스 인터리브는 디지털 오디오신호의 각 워드가 2개의 패리티 계열에 포함되어 있으므로 에러정정 능력이 높아지는 특징을 가지게 된다. 또, 이 크로스인터리브에 의한 에러정정 부호화 방법에서는 1블럭 내의 예를 들면 4워드에 관해서 에러정정이 불가능하게 되는 확률이 상위하게 된다.

상술과 같이, 4워드의 디지털 데이터에 대하여 2워드의 패리티를 부가하는 크로스 인터리브의 경우, 그패리티 계열은 제2도에 도시된 바와 같이 표시할 수가 있다. 제2도에 있어서 흑접은 각각 부호 심볼의 1워드를 표시하고 백환을 부가한 S₀내지 S₅에 주목되고 있다. 또, 제2도에 있어서, 종방향의 5워드가 한쪽패리티 P의 계열이며, 경사방향의 6워드가 다른쪽 패리트 Q의 계열이다.

전송 시스템을 랜덤으로 하여, 디코더에 있어서 패리트 P를 사용한 P복호화 패리티 Q를 사용한 Q복호를 서로 복수회 반복할 때, 각 심볼 S₀내지 S₅의 각각에 관한 에러정정 불가능인 경우가 어느정도 발생하는가를 고려한다. 예를들면, 심볼S₀의 경우, 이 심볼 S₀를 포함한 대형상으로 위치하는 4심볼이 동시에 에러워드로 됨과, 2개의 패리티 계열의 각각에 2워드의 에러워드가 포함되는데 있어 이 에러를 정정할 수가 없다. 이러한 대형 패턴의 수가 계수되면에러정정의 불가능한 확률을 구할 수가 있다. 또, 심볼 S₁, S₂, S₃, S₄, S₅에 대하여는, 이 심볼을 포함하여 평행사변형을 구성하는 4워드가 동시에 틀렸을때에 에러정정이 불가능하게 된다.

1워드가 틀릴 확률을 P_s로 하면, S₀내지 S₅의 각 워드마다 에러정정이 불가능하게 되는 확률은 다음과 같이 된다.

물론, 5워드 이상이 동시에 틀려, 에러정정이 불가능하게 되는 경우도 있으나, 그 확률(

이하)에 대하여는 무시된다. 또, 4워드에 제한되지는 않지만, 일반적으로 n워드 2패리티의 경우도 같은 경향이 있다.

종래의 에러정정 부호화 방법에서는 상술과 같이, 데이터 체널에 의해 에러정정 불가능인 확률이 다른 것을 고려하지 않으므로, 이 확률이 작은 S₀, S₁또는 S₅의 위치에 대해 패리티 데이터를 할당하였다. 그러나, 에러정정용의 패리티보다 정보데이타 쪽이 중요하므로, PCM 데이터를 에러정정이 불가능한 확률이 작은 위치에 배치하는 것이 바람직하다.

제3도는 상술의 심볼 S₀, S₁의 위치에 오디오 데이터 계열W₀, W₁을 배치하고, 심볼 S₂, S₃의 위치에 패리티 데이터 계열 Q,P를 배치하고, 심볼 S₄, S₅의 위치에 패리티 계열 W₂, W₃을 배치한 경우의 데이터 상호의 관계를 도시한 것이다. 제3도에 있어서, 흑점으로 도시한 5워드에 의해 패리티 P가 생성되고, 백환으로 도시한 6워드에 의해 패리트 Q가 생성된다. 이와 같은, 패리트 P를 생성하는 계열중에 패리트 Q와 대응하는 프래그가 생긴다. 이 프래그는 완결형의 크로스인터리브의 경우에 문제가 된다.

완결형의 크로스인터리브는 소정 워드수의 PCM 데이터의 단위에서 인터리브가 완결하는 것이며, 편집처리를 용이하게 하는 이점이 있다. 상술과 같이, 4심볼 2패리티의 경우에 의하며, 제4도에 도시한 바와 같이, (4심볼×m블럭)의 매트릭스 구성으로 된 메모리에 서입되고, 흑점으로 표시된 4워드가 독출되어 패리트 P가 형성되며, 이 패리티 P가 메모리에 서입된 다음 백환으로 도시한 5워드가 독출되어 패리티 Q가 형성된다. 이 패리티 P의 형성은 (4심볼×m블럭)에서 완결하고, 패리티 Q의 형성은 (5심볼×m블럭)에서 완결한다. 그리고 각 블록마다 동기신호, 블록어드레스신호 및 에러 검출용의 CRC코드가 부가되어 기록된다.

이러한 완결형의 크로스인터리브에서는 패리트 P를 생성하는 계열에 포함되어 있는 2워드간의 거리 D(블럭)가 크게 되는 것이 바람직하다. 패리트 P에 의해 정정 가능한 버스트 에러길이는 D(블럭)으로 규정되는 것이다. 또, 제4도에 있어서, D′(블럭)로 표시한 나머지의 블록수가 D보다 작을 필요가 있다. 그리고. 패리티 Q를 1블럭의 중앙부에 배치하면 제4도로부터 명백한 바와 같이, W₁과 P간의 거리가 20(블럭)로 되고, 2심볼간의 거리 D(블럭)를 크게 할 수 없는 문제점이 생긴다.

본 발명은 상술한 점을 고려하여 완결형의 크로스인터리브에 있어서, 에러정정이 불가능한 확률이 큰 블록의 중앙부에 한쪽 패리티 P를 배치함과 동시에 정정가능한 버스트 에러 길이를 크게 하기 위해 다른쪽 패리티 Q를 블록의 단부에 배치하도록 한 것이다.

이하 NTSC방식의 비디오신호에 수반하는 스테레오 오디오신호를 디지털 화하여 회전헤드에 의해 자기 테이프에 기록하는 경우에 본 발명을 적용한 한 실시에 대하여 설명한다.

제5도는 본 발명의 한 실시예 있어서 1단위의 데이터 구성을 표시한 것으로 1워드가 8비트에서(m=8워드)(m=132블럭)(n×m=1056워드)로 구성되어 있다. 샘플링 주파수를 2로(fh는 수평주파수)로 하였을때의 NTSC방식의 1필드분의 디지털 오디오신호는 1050워드인 것으로부터 6워드(ID₀, ID₁, …ID₅)의 콘트롤 데이터가 부가되는 것이다. 즉(L₀, R₀, L₁, R₁, L₂, R₂, …L_{5 22}, R_{5 23}, L_{5 23}, L_{5 23})과 연속하는 1필드분의 디지털 오디오신호의 선두에 상술의 6워드의 콘트롤 데이터가 부가된다.

이 콘트롤 데이터 중에서 ID₀이 마커워드 ID₁내지 ID₄는 타임코드이며 ID₁(시), ID₂(분), ID₃(초), ID₄(필드)를 표시한다. ID₅는 그 8비트(a₀내지 a₇)의 각 비트가 다음의 정보를 가진다. a₀은 이 콘트롤 데이터가 유용하지를 표시하고, a₁, a₂는 디지털 오디오신호의 종류(모노랄, 스트레오, 비링걸 등의 구별)를 표시하고, a₃은 한쪽 채널에 관해 오디오 정보가 다른 표시용의 정보를 구별하고, a₄는 다른쪽 채널에 관한 동일한 구별을 하는 것이며, a₅,a₆은 기록 개시시 및 기록 종료시에 고레벨로 되는 비트이고, a₇은 댐핑 방지용의 비트이다.

또, 콘드롤데이타 ID₀내지 ID₅를 포함한 1056워드는 2워드마다 횡방향으로 44블럭만큼의 간격을 가지고 배치된다. 하드웨어에서는 RAM의 어드레스 제어에 의해 44블럭만큼 떨어진 어드레스에 서입된다. 콘트롤데이터 또는 패리티 데이터를 별도로 하면 (L₁, R₁)의 2워드가 횡방향으로 나란하게 된다. 이와 같이 횡방향을 3분할 하여 디지털 오디오신호를 인터리브하는 것은 보정, 예를들면 평균치 보간 가능한 버스트 에러길이를 길게하기 위한 것이다. 특히(L₁, R₁)와 횡방향으로 배치하는 것에 의해 이것을 종방향으로 배치하는 것에 배히 보정 길이를 보다 길게 할 수 가 있다.

이 1필드분의 디지털 오디오신호와 콘트롤 데이터에 대하여 두 개의 패리티, 예를들면 우수패리티가 부가된다. 상술의 매트릭스 구성의 각 횡의 오디오 데이터 계열을 W₀, W₁…W₇제6도에 도시된 바와 같이 14블럭 또는 15블럭만큼의 횡방향의 거리를 떨어지게 한 각 데이터 계열에 속하는 8워드로부터 제1의 패리티 계열 P가 형성된다. 제6도에서는 이 패리티 계열 P에 포함되어 있는 워드가 흑점으로 표시되어있다.

제1의 패리티 계열 P의 2심볼간의 거리를 모두 14블럭으로 하여도 좋으나, 그 경우에는 한곳이 거리 D가 20블럭과 같이 길게 되므로 그중의 6블럭분을 사용하여 15블럭의 거리를 6개소에 생기게 하여 버스트에러의 정정 능력을 1층 향상시키고 있다.

또 오디오 데이터 계열 W₀, 내지 W₇과 패리티 계열 9의 합계 9개의 계열의 각각으로부터 12블럭만큼의 거리를 떨어지게 취출한 9워드로부터 제2의 패리티 계열가 형성된다. 제6도에서는 이 패리티 계열에 포함되어 있는 워드가 백환으로 표시되어 있다. 이 두 개의 패리티 계열간의 거리는 2블럭 또는 3블럭을 단위로 한 것이 된다.

그리고 제1의 패리티 계열 P는 1블럭 내지 중앙에 배치되고 제2의 패리티 계열 Q는 1블럭내의 단부에 배치되어 있다. 즉 상술과 같이 1블럭내의 중앙부위치의 데이터는 에러정정블럭인 확률이 높으므로 오디오 데이터에 비해 중요도가 낮은 패리티계열 P를 배치함과 동시에 이 패리티계열을 생성하는 2워드간의 거리를 최대로 하기 위해 패리티계열 Q를 1블럭의 단부에 배치하도록 하고 있다.

132블럭의 각 블록에는 8워드의 디지털 오디오신호와 2워드의 패리티 데이터가 포함되어 있고 각 블록의 데이터에 대해 에러검출용의 예를들면, 16비트의 CRC코드가 부가되고, 또 블록동기신호 및 블록 어드레스신호가 부가되어 자기테이프에 기록된다. 예를들면 제1블럭의 데이터를 취출하면 제7도에 도시한 것이 된다. 그 후 제2블럭, 제3블럭…제132블럭으로 연속된다.

제8도는 본 발명의 한 실시예의 구성을 표시한 것으로서 (1)로 표시한 입력단자에 기록오디오신호가 공급되고 A/D콘버터(2)에 의해 디지털 화된다. 제8에 있어서 실선 화살표는 기록시의 신호방향을 표시하고 점선 화살표는 재생시의 신호방향을 표시하고 있다.

A/D콘버터(2)로부터의 디지털 오디오신호가 RAM(3) 또는 RAM(4)에 서입된다. 이 RAM(3)또는 RAM(4)의 각각은 1필드분의 디지털 오디오신호를 기억할 수 있으므로 입력 데이터가 한쪽 RAM에 서입되고 있는 동안 선행필드의 데이터가 다른쪽 RAM으로부터 독출되어 P,Q인 코더/디코더(6)에 공급되고 두 개의 패리티가 형성되어 이 패리티가 다른쪽 RAM에 서입된다. 이 RAM(3) 및 RAM(4)의 각 메모리 영역에 제5도 및 제6도에 도시한 바와 같이 소정의 데이터를 서입함과 동시에 인터리브로 하여 독출하기 위해 어드레스 발생회로(5)가 설치되어 있다. 이 어드레스 발생회로(5)는 어드레스 카운터, ROM 및 가산기에 의해 소정의 블록어드레스를 발생하는 것이다.

또, RAM(3) 또는 RAM(4)으로부터 독출된 디지털 오디오신호 및 패리티 데이터가 가산기(7)에 공급되고, 블록어드레스 발생기(8)로부터의 블록어드레스가 부가된다. 그리고, 가산기(7)의 출력이 병렬직렬 변환기(9)에 의해 직렬화되어, CRC 인코더/디코더(10)에 공급된다.

CRC 인코더/디코더(10)는 예를들면, (X¹⁶+X¹+X⁵+1)을 생성 다항식으로 하므로, 16비트의 CRC코드를 발생하여 각 블록에 부가한다. 이 CRC 인코더/디코더(10)의 동작이 CRC 타이밍 발생기(11)에 의해 제어된다. 본 예에서는 FM 변조방식을 사용하고 있으므로 CRC 인코더/디코더(10)의 출력이 FM 인코더/디코더(12)에 공급된다.

더욱이, 가산기(13)에 있어서 동기신호(14)로부터의 블록동기신호가 부가되고, 출력단자(15)에 취출된다. 이 출력단자(15)에 취출된 디지털 신호가 회전헤드에 의해 자기테이프에 기록된다.

또, 자기테이프로부터 재생된 디지털 신호가 입력단자(16)에 공급되고, 동기 검출회로(17)를 거쳐 FM 인코더/디코더(12)에 공급되어 FM 복조된다. 이 FM 복조된 재생데이타가 CRC 인코더/디코더(10)에 공급되고, 각 블록마다 CRC코드에 의해 에러체크되며, 그 결과가 1비트의 에러포인터로서 취출된다. 이 에러포인터가 포인터 RAM(18), (19)에 기억된다. 이 포인터 RAM(18), (19)을 RAM(3), (4)과 대응하고 있어 그 (10×132=1320블럭)의 각 어드레스에 에러 포인터가 서입된다. 즉, 어드레스 발생회로(5)로부터 RAM(3), (4), 공통의 블록어드레스가 포인터 RAM(18), (19)에 공급된다.

또, 재생데이타는 버퍼(20)와 직렬병렬 변환기(21)를 거쳐 RAM(3), (4)에 공급된다. 이 버퍼(20)는 CRC 체크의 결과인 에러포인터가 형성될때까지 재생데이타를 지연시키는 것이다.

RAM(3)과 RAM(4)은 기록시와 같이 그 한쪽에 대해 재생 데이터가 서입되어 있는 필드에서는 그 다른쪽으로부터 독출된 재생 데이터의 에러정정이 되도록 동작한다. 이 RAM(3) 또는 RAM(4)에 대한 재생데이타의 서입시에 에러포인터에 의해 표시되는 에러워드가 서입되지 않도록 된다. 이 때문에, 포인터 RAM(18) 또는 (19)로부터 독출된 에러포인터가 타이밍발생기(22)에 공급되어, 이로부터 RAM(3) 또는 RAM(4)에 대한 제어신호를 발생하고 있다.

RAM(3) 또는 RAM(4)은 기록시와 같이 그 한쪽에 대해 재생 데이탁 P,Q 인코더/디코더(6)에 공급되고, 패리티를 사용한 에러정정이 행해지고, 에러정정된 데이터가 재차 RAM(3) 또는 RAM(4)에 서입된다. 이 에러정정때에, 에러워드는 이것이 에러인지의 정보를 가지는 것이 좋고 상술과 같이, 에러워드 자체의 RAM(3) 또는 RAM(4)에 대한 서입은 행해지지 않는다. 또, 한 패리티 생성계열에 2워드 이상의 에러워드가 포함되면 에러정정될 수가 없으나, 패리트 P의 계열을 사용한 에러정정과 패리티 Q의 계열을 사용한 에러정정을 교대로 반복하여 행하는데 의해 에러정정불능인 워드수를 감소한다.

이 RAM(3) 및 RAM(4)으로부터 독출된 에러정정후의 재생데이타가 보정회로(23)에 공급되고, 에러정정불능인 워드가 평균치 보간 처리된다. 그리고, 이 보정회로(23)의 출력이 D/A 콘버터(24)에 의해 아나로그화되고, 출력단자(25)에 재생오디오신호가 취출된다. 또, 2채널의 신호와 대응하여, D/A 콘버터(2) 및 D/A 콘버터(24)가 설치되어 있다.

제9도는 본 발명을 CCRI 방식의 비디오신호에 수반하는 오디오신호의 처리에 적용한 경우의 다른 실시예의 부호구성을 도시한다.

CCIR 방식의 경우에서는, 1필드의 오디오신호를 2fh의 샘플링 주파수에서 샘플링하면, 1250샘플이 된다. 그리고, 제9도에 있어서, ID₀내지 ID₅로 도시한 상술의 실시예와 같은 콘트롤 데이터를 부가하여, (n×m)의 구성으로 하고, (8×157=1256워드)의 것을 실현하고 있다.

그리고, 이 콘트롤 데이터를 포함하는 디지털 데이터의 2워드마다 횡방향으로 52블럭씩 간격을 두고 배치하는 인터리브를 행하였다. (m=157블럭)과 기수이기 때문에, 나머지 1블럭에 1워드가 배치되기 위해, 각 블록에는 스테레오 신호의 좌우의 데이터가 교호로 포함되는 것이 된다.

또, 각 데이터 계열로부터 17블럭씩의 거리를 두고 취출된 8워드에 의해 패리티 계열 P가 형성된다. 이와함께, 각 데이터계열로부터 14블럭씩의 거리를 두고 취출된 9워드에 의해 패리티 계열 Q가 형성된다.

이 2개의 패리티 계열의 거리는 3블럭이다. 상술한 실시예와 같이, 패리티 계열 Q가 1블럭의 단부에 배치되고, 패리티계열 P가 1블럭의 중앙부에 배치되어 있다.

상술의 본 발명의 한 실시예 (n=8,m=132,k=1)과 달리, 제4도에 도시된 바와 같이, 패리티 Q의 계열을 중앙부에 위치시키면, (D=13블럭)이 된다. 또, 패리티 P와 패리티 Q의2개의 계열간 거리는 2블럭을 단위로 한 것이 된다. 이러한(D=13블럭)의 부호구성의 경우, 제10도에 있어서, 흑점을 결합한 점선으로 도시한 버스트에러정정능력이얻어진다.

제10도의 횡축은, 디코더의 형태를 도시하고, P₁, Q₁의 각각은 패리티 P,Q를 사용한 i 번째의 에러정정 동작을 표시하고 있어, 그 횡축을 정정가능한 버스트에러 길이의 블록수를 도시하고 있다. 이 블록수는 에러정정 동작을 반복하여 행하는 것에 의해 증대하고, 상술의 (D=13블럭) 경우에는 최대 22블럭까지의 버스에러를 정정할 수가 있다.

또, (D=14, 15블럭)의 본 발명의 한 실시예는 제10도에 있어서, 4각형을 결함한실선으로 표시한 것과 같은 에러정정능력을 가지고 있어, 최대 24블럭까지의 버스트 에러를 정정할 수가 있다. 더욱이, 패리티 Q를 단부에 배치함과 동시에, 패리티 P를 중앙부에 배치하고, (D=14블럭)으로 일정하게 한 경우에는 제10도에 있어서, 3각형을 결합한 일점쇄선으로 표시한 것과 같은 에러정정 능력이 얻어지며, 최대 23블럭까지의 버스트에러를 정정할 수가 있다.

제11도에 있어서, 횡축은 제10도와 동일하게 디코드의 형태를 표지하며, 그 종축은 정정될 수 없는 나머지 에러워드수를 도시한다.

그리고, 22블럭, 23블럭, 24블럭, 25블럭의 버스트에러를 부여한 경우에, 본 발명에 의하면 제11도에 있어서, 실선으로 표시한 바와 같이, 패리티 P, Q를 사용한 에러정정을 반복하여 에러 워드수가 차차 감소되고, 24블럭까지는 정정 가능하므로 에러워드수가 최종적으로 0이 된다.

한편, (D=13블럭)의 종래의 데이터 구성의 경우에는, 제11도에 있어서 파선으로 표시한 바와 같이, 22블럭만이 에러워드수가 0으로 될 수 있고 입다 긴 버스트 에러일때는 에러워드수는 0으로 될 수가 없다.

제10도 및 제11도로부터 명백해지는 바와 같이, 본 발명에 의하면, 종래보다도 에러정정 능력을 향상시킬수가 있다. 또, 본 발명은 종래에 비해 하드웨어가 거의 복잡하지 않은 이점이 있다.

또, 패리티 데이터 Q는 1블럭의 상측단부에 한정되지 않고 하측의 단부에 위치시키도록 하여도 좋다.

또, 에러정정용의 부호로서, 인접부호 및 리드솔로몬부호를 사용할 수도 있고, 다른 부호를 조합시킬 수도 있다. 이들 부호의 경우에서는 2개 이상의 용장코드가 사용된다.

Claims (1)

1. 디지털 정보신호를 (n 심볼×m 심볼)의 단위를 가진 에러정정 부호화의 처리를 행하는 데이터 전송방법에 있어서,

   

   (단 k는 에러정정용의 용장심볼수)로 표시되는 2심볼간의 거리 D가 최대로 되도록, 제1의 에러정정부호 계열을 생성하고, 이 (n+k)개의 심볼에 대하여 상기 거리 D보다 작은 거리를 가지도록 1개의 용장심볼을 가진 제2의 에러정정부호 계열을 생성하고, 상기 디지털 정보신호의 각 블록의 n심볼이 서로다른 제1 및 제2의 에러정정부호 계열에 포함되도록 하여, 상기 각 블록의 중앙위치의 근방에 상기 k개의 용장심볼을 시킴과 동시에 상기 각 블록의 단부에 상기 1개의 용장심볼을 위치시킨 것을 특징으로 하는 데이터 전송방법.

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