KR910006975B1 - 도전성 플러그로 집적 회로 상의 접점 및 비아를 충전하는 방법 - Google Patents
도전성 플러그로 집적 회로 상의 접점 및 비아를 충전하는 방법 Download PDFInfo
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Abstract
Description
Claims (24)
- 도전성 플러그로 집적 회로 내의 접점 또는 비아 개구를 충전하기 위한 방법에 있어서, 반-절연 또는 도전 영역상에 배치되어 노출되는 1개 이상의 개구를 프래너화된 산화물층 내에 형성하고, 각각의 프래너화된 도전성 플러그를 형성하기 위해 산화물층의 인접 표면과 거의 동일한 레벨로 1개 이상의 개구를 충전하는 단계들을 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 1개 이상의 개구를 형성하는 단계가 상이한 깊이로 될 수 있는 개구를 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제2항에 있어서, 1개 이상의 개구를 형성하는 단계가 동일한 직경의 1개 이상의 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 충전하는 단계가, 도전 물질이 증착되는 물질층을 1개 이상의 개구의 측면 상에 제공하고, 1개 이상의 개구를 충전하기 위해 도전 물질을 증착하여, 도전 물질이 (a) 1개 이상의 개구의 측면 상의 물질층 및 (b) 1개 이상의 개구에 의해 노출된 영역 상에 선택적으로 증착되게 하는 단계들을 포함하는 것을 특징으로 하는 방법.
- 제4항에 있어서, 실리콘층을 제공하는 단계가, 실리콘을 화학 증착하고, 1개 이상의 개구의 측면 상에 실리콘만을 남기기 위해 증착된 실리콘을 선택적으로 에칭하는 단계들을 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 1개 이상의 개구를 형성하는 단계가 연속으로 형성될 제2의 1개 이상의 개구와 관련된 제2선정 깊이보다 깊은 제1선정 깊이의 제1의 1개 이상의 개구를 에칭하는 단계를 포함하고, 충전하는 단계가 제2의 1개 이상의 개구의 제2선정 깊이와 거의 동일한 레벨로 제1의 1개 이상의 개구를 부분적으로 충전시키기 위해 도전 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제6항에 있어서, 1개 이상의 개구를 형성하는 단계가 제2선정 깊이의 제2의 1개 이상의 개구를 형성하는 단계를 포함하고, 충전하는 단계가 부분적으로 충전된 제1의 1개 이상의 개구 및 제2의 1개 이상의 개구를 완전히 충전하기 위해 도전 물질인 텅스텐을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 충전하는 스텝이, 도전물질이 증착되는 물질의 블랭킷을 제공하고, 1개 이상의 개구 및 이 개구에 인접한 표면을 충전하기 위해 도전물질을 증착하며, 1개 이상의 개구의 상부에 증착된 도전 물질을 에칭하는 단계들을 포함하는 것을 특징으로 하는 방법.
- 제8항에 있어서, 물질의 블랭킷층을 제공하는 단계가, 내화 금속 규화물의 블랭킷층을 제공하는 단계로 구성되는 것을 특징으로 하는 방법.
- 제8항에 있어서, 물질의 블랭킷층을 제공하는 단계가 실리콘, 티타늄 질화물, 티타늄, 텅스텐 이규화물, 티타늄 텅스텐 합금, 또는 텅스텐 질화물로 구성되는 블랭킷 층을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제8항에 있어서, 물질의 블랭킷 층을 제공하는 단계가 물질을 화학적으로 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 충전하는 단계가, 1개 이상의 개구의 최소한 하부 상에 확산 장벽층을 제공하고, 1개 이상의 개구 및 이 개구에 인접한 표면을 충전시키기 위해 실리콘을 화학적으로 증착하며, 증착된 실리콘을 도우프하며, 1개 이상의 개구의 상부에 증착된 실리콘을 에칭하는 단계들을 포함하는 것을 특징으로 하는 방법.
- 제12항에 있어서, 확산 장벽층을 제공하는 단계가 내화금속 규산화물로 구성되는 확산 장벽층을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제12항에 있어서, 확산 장벽층을 제공하는 단계가 티타늄, 티타늄 텅스텐, 티타늄 질화물, 또는 텅스텐 질화물로 구성되는 확산 장벽층을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제12항에 있어서, 확산 장벽층을 제공하는 단계가, 1개 이상의 개구의 하부에 증착된 텅스텐층을 형성하기 위해 텅스텐을 화학적으로 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제1항에 있어서, 1개 이상의 개구의 하부가 금속으로 구성되고, 충전하는 단계가, 1개 이상의 개구 및 이 개구에 인접한 표면을 충전하기 위해 실리콘을 화학적으로 증착하고, 증착된 실리콘을 도우프하며, 1개 이상의 개구의 상부에 증착된 실리콘을 에칭하는 단계들을 포함하는 것을 특징으로 하는 방법.
- 도전성 플러그로 집적 회로 내의 접점 또는 비아 개구를 충전하기 위한 방법에 있어서, 반-절연 또는 도전 영역상에 배치되어 노출되는 1개 이상의 깊이 및 동일한 직경의 1개 이상의 개구를 프래너화된 산화물층 내에 형성하고, 각각 프래너화된 도전성 플러그를 형성하기 위해 산화물층의 인접한 표면과 거의 동일한 레벨로 도전 물질로 1개 이상의 충전하는 단계들을 포함하는 것을 특징으로 하는 방법.
- 도전성 플러그로 집적 회로내의 접점 또는 비아 개구를 충전하기 위한 방법에 있어서, 각각 관련된 반-절연 또는 도전 영역상에 배치되어 노출되는 제1선정 깊이의 제1의 1개 이상의 개구를 프래너화된 산화물층 내에 형성하고, 제2선정 깊이에 대응하는 레벨로 도전 물질로 제1의 1개 이상의 개구를 부분적으로 충전하며, 각각 관련된 반-절연 또는 도전 영역상에 배치되어 노출되는 제2선정된 깊이의 제2의 1개 이상의 개구를 프래너화된 산화물층 내에 형성하고, 개구 내에 각각의 프래너화된 플러그를 형성하기 위해 거의 동일한 레벨로 제1 및 제2의 1개 이상의 개구를 충전하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제18항에 있어서, 제1의 1개 이상의 개구를 형성하는 단계가 상이한 직경의 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제18항에 있어서, 제2의 1개 이상의 개구를 형성하는 단계가 상이한 직경의 개구를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제18항에 있어서, 제1의 1개 이상의 개구를 부분적으로 충전하는 단계가 각각 관련된 반-절연 또는 도전 영역 상에 선택적으로 증착되는 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제21항에 있어서, 물질을 증착하는 단계가 텅스텐을 화학적으로 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제18항에 있어서, 제1 및 제2의 1개 이상의 개구를 충전하는 단계가 제2의 1개 이상의 개구에 의해 각각 노출된 반-절연 또는 도전 영역상에 선택적으로 증착되는 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제23항에 있어서, 물질을 증착하는 단계가 텅스텐을 화학적으로 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US94464186A | 1986-12-19 | 1986-12-19 | |
| US944,641 | 1986-12-19 | ||
| PCT/US1987/002767 WO1988004831A1 (en) | 1986-12-19 | 1987-10-23 | Conductive plug for contacts and vias on integrated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR890700268A KR890700268A (ko) | 1989-03-10 |
| KR910006975B1 true KR910006975B1 (ko) | 1991-09-14 |
Family
ID=25481791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019880701007A Expired KR910006975B1 (ko) | 1986-12-19 | 1987-10-23 | 도전성 플러그로 집적 회로 상의 접점 및 비아를 충전하는 방법 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0298110A1 (ko) |
| JP (1) | JPH01501588A (ko) |
| KR (1) | KR910006975B1 (ko) |
| WO (1) | WO1988004831A1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4961822A (en) * | 1989-04-17 | 1990-10-09 | Liao Kuan Y | Fully recessed interconnection scheme with titanium-tungsten and selective CVD tungsten |
| JP2822208B2 (ja) * | 1989-05-23 | 1998-11-11 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH0382126A (ja) * | 1989-08-25 | 1991-04-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| US4987099A (en) * | 1989-12-29 | 1991-01-22 | North American Philips Corp. | Method for selectively filling contacts or vias or various depths with CVD tungsten |
| US5387550A (en) * | 1992-02-07 | 1995-02-07 | Micron Technology, Inc. | Method for making a fillet for integrated circuit metal plug |
| JP3014019B2 (ja) * | 1993-11-26 | 2000-02-28 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH09321137A (ja) * | 1996-05-24 | 1997-12-12 | Nec Corp | 半導体装置およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154040A (ja) * | 1983-02-22 | 1984-09-03 | Toshiba Corp | 半導体装置の製造方法 |
| FR2566181B1 (fr) * | 1984-06-14 | 1986-08-22 | Commissariat Energie Atomique | Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre |
| ATE46791T1 (de) * | 1985-07-29 | 1989-10-15 | Siemens Ag | Verfahren zum selektiven auffuellen von in isolationsschichten geaetzten kontaktloechern mit metallisch leitenden materialien bei der herstellung von hoechstintegrierten halbleiterschaltungen sowie eine vorrichtung zur durchfuehrung des verfahrens. |
-
1987
- 1987-10-23 JP JP63501394A patent/JPH01501588A/ja active Pending
- 1987-10-23 EP EP88901167A patent/EP0298110A1/en not_active Withdrawn
- 1987-10-23 WO PCT/US1987/002767 patent/WO1988004831A1/en not_active Ceased
- 1987-10-23 KR KR1019880701007A patent/KR910006975B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01501588A (ja) | 1989-06-01 |
| EP0298110A1 (en) | 1989-01-11 |
| KR890700268A (ko) | 1989-03-10 |
| WO1988004831A1 (en) | 1988-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0105 | International application |
St.27 status event code: A-0-1-A10-A15-nap-PA0105 |
|
| PA0201 | Request for examination |
St.27 status event code: A-1-2-D10-D11-exm-PA0201 |
|
| R17-X000 | Change to representative recorded |
St.27 status event code: A-3-3-R10-R17-oth-X000 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| G160 | Decision to publish patent application | ||
| PG1605 | Publication of application before grant of patent |
St.27 status event code: A-2-2-Q10-Q13-nap-PG1605 |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
St.27 status event code: A-1-2-D10-D22-exm-PE0701 |
|
| NORF | Unpaid initial registration fee | ||
| PC1904 | Unpaid initial registration fee |
St.27 status event code: A-2-2-U10-U13-oth-PC1904 St.27 status event code: N-2-6-B10-B12-nap-PC1904 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-2-2-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-2-2-P10-P22-nap-X000 |