KR910006696B1

KR910006696B1 - 출력 인터페이스회로

Info

Publication number: KR910006696B1
Application number: KR1019880006272A
Authority: KR
Inventors: 다께히사 하야시; 겐이찌 이시바시; 도시오 도이
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미다 가쓰시게
Priority date: 1987-06-05
Filing date: 1988-05-27
Publication date: 1991-08-31
Also published as: KR890000959A; US4849660A; JP2585599B2; JPS63304718A

Abstract

내용 없음.

Description

출력 인터페이스회로

제1도는 CMOS-ECL변환 출력 인터페이스회로의 종래 예를 도시한 도면.

제2도는 그 동작을 설명하기 위한 파형도.

제3도는 본 발명에 의한 출력 인터페이스회로의 1실시예를 나타낸 도면.

제4도는 그 동작을 설명하기 위한 파형도.

제5도는 본 발명에서 사용하는 제어회로의 동작을 설명하는 도면.

제6도 내지 제14도는 각각 본 발명의 다른 실시예를 나타낸 도면.

본 발명은 출력 인터페이스회로, 특히 출력 상승시 회로의 지연 시간이 증가하지 않는 고속의 CMOS-ECL변환 출력 인터페이스회로에 관한 것이다.

CMOS레벨의 신호를 ECL레벨의 신호로 변환하는 출력 인터페이스회로의 1예를 제1도에 도시한다.

이 회로는 P찬넬형 MOS트랜지스터(21)과 N찬넬형 MOS트랜지스터(31)을 제1의 전원 V_DD1과 제2의 전원 V_SS1사이에 직결로 접속해서 구성한 CMOS 인버터의 출력(121)을 바이폴라 트랜지스터(51)의 베이스에 접속하고, 바이폴라 트랜지스터(51)의 에미터를 출력단자(2)에 접속하고, 콜렉터를 제3의 전원 V_DD2에 접속하여, 바이폴라 트랜지스터(51)을 에미터 플로워 동작시키는 것으로써, 입력단자(1)에 가해지는 CMOS레벨의 신호가 출력단자(2)에서 ECL레벨로 변환하고 있다(이하의 설명에서 바이폴라 트랜지스터는 모두 NPN형으로 한다). 출력단자(2)는 통상 일정한 특성 임피던스를 갖는 전송선(80), 종단 저항(90)을 거쳐서 종단 전원 V_TT에 접속된다. 전송선의 특성 임피던스와 종단 저항으로는 예를들면 50Ω이 선택된다. 이와 같은 회로는 예를들면 ISSCC' 1982, Digest of Technical Papers, pp248∼249에 기재되어 있다.

제1도의 회로에서는 출력 상승 회로의 지연 시간이 증가한다. 이것에 대해 제2도를 사용해서 설명한다.

제2도는 제1도의 회로의 각부의 당작 파형을 모식적으로 나타낸 것으로써, 도면에 있어서(2001), (2011), (2021)은 각각 입력상승시(출력 하강시)의 입력단자(1), 단자(121), 출력단자(2)의 전압 파형을 나타내며, (2202), (2012), (2022)는 각각 입력 하강시(출력 상승시)의 입력단자(1), 단자(121), 출력단자(2)의 전압 파형을 나타내고 있다(여기에서 제1의 전원 V_DD1을 OV(기준전위), 제2의 전원 V_SS1을 -5.2V, 제3이 전원 V_DD2를 OV, 종단 전원 V_TT를 -2.0V로 하고 있다). 입력단자(1)에 CMOS레벨의 저레벨(-5.2V)가 입력되면 N찬넬형 MOS트랜지스터(31)은 OFF, P찬넬형 MOS트랜지스터(21)은 ON으로 되어, 단자(121)은 고전위(-OV)로 되어, 바이폴라 트랜지스터(51)에 베이스 전류가 흐르기 때문에 트랜지스터(51)은 ON되어 전원 V_DD2에서 전류가 출력단자(2)에 공급된다. 이때의 출력단자(2)의 전위 V₀는 바이폴라 트랜지스터(51)의 베이스 에미터 사이의 전압을 V_BE로 하고, P찬넬형 MOS 트랜지스터(21)이 바이폴라 트랜지스터(51)의 베이스 전류를 공급하는 것에 의한 P찬넬형 MOS 트랜지스터(21)의 전압 강하를 △V로 하면 △V

0.2V로 할 수 있고 또, V_BE

0.7V이므로

V_O=V_DD1-(△V+V_BE)

-0.9V ……………………………………(1)

로 되어 ECL레벨의 고레벨이 발생한다. 다음에(2001)과 같이 입력단자(1)이 CMOS레벨의 고레벨(OV)로 변화하면 N찬넬형 MOS 트랜지스터(31)이 ON, P찬넬형 MOS트랜지스터(21)은 OFF로 되어 단자(121)은 (2011)과 같이 저전위(-5.2V)로 변화한다. 한편 바이폴라 트랜지스터(51)은 단자(121)의 전위가 V_TT(-2.0V)에서 V_BE(베이스 전류 및 온도에 의해 약 0.5V∼0.8V로 된다)만큼 높은 레벨(-1.5V∼1.2V)보다 낮게 되면 베이스 전류가 거의 흐르지 않게 되어 거의 OFF로 되고, 출력단자(2)의 전위는(2021)과 같이 저레벨(-2.0V)로 변화한다.

다음에 (2002)에 도시한 바와 같이 입력단자(1)의 전위가 고레벨에서 저레벨로 변화하면 단자(121)의 전위는 (2012)와 같이 고전위로 변화한다. 이때 제2도에 도시한 바와 같이 단자(121)의 전위가 -5.2V에서 상기 레벨(-1.5∼-1.2V)에 도달하기까지는 바이폴라 트랜지스터(51)에 충분한 베이스 전류가 공급되지 않으므로 출력단자(2)의 전위는 저레벨에 머물러서 상승은 도면에 도시한 바와 같이 하강에 비해서 훨씬 늦은 것으로 된다.

본 발명의 목적은 상승시 회로의 지연 시간이 증가하지 않는 빠른 CMOS-ECL변환 출력 인터페이스회로를 제공하는 데 있다. 또 본 발명의 다른 목적은 지연 시간의 증가를 억제해도 소비전력이 증가하지 않는 출력 인터페이스회로를 제공하는데 있다.

본 발명에 의한 출력 인터페이스회로는 상보적인 1쌍의 MOS 트랜지스터로 되어 상기 1쌍의 MOS트랜지스터의 게이트에서 입력신호를 받아들이는 CMOS회로, 상기 CMOS회로의 출력을 베이스에서 받아서 에미터에서 출력신호를 얻는 바이폴라 틀랜지스터, 상기 1쌍의 MOS트랜지스터 사이에 마련되어 상기 바이폴라 틀랜지스터가 거의 OFF되도록 상기 CMOS회로의 출력의 저레벨을 제어하는 제어회로를 갖는 것을 특징으로 한다. 즉, CMOS회로는 P찬넬형 MOS트랜지스터와 N찬넬형 MOS트랜지스터로 되는 1쌍의 상보적인 MOS트랜지스터로 구성되어 CMOS레벨의 입력신호를 받아서 인버터 동작을 하고, 이 CMOS회로의 출력을 받아들이는 바이폴라 트랜지스터는 에미터 플로워동작을 해서 ECL레벨의 출력신호를 출력한다. 그리고 제어회로는 출력신호의 하강시 CMOS회로의 출력의 저레벨을 상기 바이폴라 트랜지스터의 출력신호(ECL레벨)의 저레벨에 대해 약 0.5V∼0.8V 높은 레벨보다 저하하지 않도록 상기 바이폴라 트랜지스터의 베이스에 흐르는 전류를 차단한다.

이와 같이 본 발명에서는 입력신호의 레벨이 고레벨(V_DD1)에서 P찬넬형 MOS트랜지스터가 OFF상태, N찬넬형 MOS트랜지스터가 ON상태인 출력신호가 하강일 때 제어회로에 의해 CMOS회로의 출력의 저레벨을 제어하고, 바이폴라 트랜지스터의 베이스 전위를 출력단자의 저레벨에서 약 0.5V 내지 0.8V 높은 소정의 전위로 하므로 바이폴라 트랜지스터의 베이스 전위는 V_SS1까지 하강하지 않는다. 따라서 종래 기술에서 문제가 될 것 같은 상승시간에 증가를 억제할 수 있다.

또 본 발명에서는 상기 제어회로가 입력신호에 의해 ON, OFF 동작을 하는 P찬넬형 MOS트랜지스터와 N찬넬형 MOS트랜지스터 사이에 삽입되어 있으므로 입력 고레벨, 저레벨의 어느 하나의 경우라도 정상적으로 전원 V_SS1로 흐르는 전류가 없어 소비전력이 낮다.

제3도는 본 발명에 의한 CMOS-ECL레벨 변환 출력 인터페이스회로의 1실시예를 도시하는 회로도이다. 본 실시예의 출력 인터페이스회로(500)은 입력단자(1)에서 입력되는 CMOS레벨의 입력신호를 각각 게이트에서 받아들이는 1쌍의 상보적인 MOS트랜지스터(20) 및 (30)으로 구성되는 CMOS회로와 이 CMOS회로의 출력(101)을 베이스에서 받아 출력단자(2)인 에미터에서 ECL레벨의 출력신호를 얻는 바이폴라 트랜지스터(50)으로 구성되는 에미터 플로워와 1쌍의 MOS트랜지스터(20)과 (30) 사이에 마련된 P찬넬형MOS 트랜지스터(10)으로 구성되어 바이폴라 트랜지스터(50)이 거의 OFF로 되도록 CMOS회로의 출력의 저레벨을 제어하는 제어회로를 갖는다.

또 본 실시예의 회로(500)에서는 1쌍의 상보적인 MOS트랜지스터(20)과 (30) 사이에 제어회로와 병렬로 스피드 업 콘덴서(60)이 마련되어 있다. 이 출력 인터페이스회로(500)의 구성을 보다 상세하게 설명하면(20)은 제1의 P찬넬형 MOS트랜지스터이며, 그 소오스는 제1의 전원V_DD1에 접속되고, 드레인은 제어회로를 구성하는 제2의 P찬넬형 MOS트랜지스터(10)의 소오스(101)과 에미터 플로워 동작을 하는 NPN형 바이폴라 프랜지스터(50)의 베이스에 공통으로 접속된다. 제2의 P찬넬형 MOS트랜지스터(10)의 드레인은 N찬넬형 MOS트랜지스터(30)의 드레인(102)에 접속되고, N찬넬형 MOS트랜지스터(30)의 드레인(102)에 접속되고, N찬넬형 MOS트랜지스터(30)의 소오스는 제2의 전원 V_SS1에 접속된다. 제1의 P찬넬형 MOS트랜지스터(20)과 N찬넬형 MOS트랜지스터(30)의 게이트는 공통으로 입력단자(1)에 접속되어 인버터 동작을 하는 CMOS회로를 구성한다. 바이폴라 트랜지스터(50)의 콜렉터는 제3의 전원 V_DD2에 접속되고, 그에미터는 출력단자(2)에 접속된다. 제어회로를 구성하는 제1의 P찬넬형 MOS트랜지스터(10)의 게이트(3)에는 제어전압 Vc가 입력된다. 바이폴라 트랜지스터(50)의 베이스(CMOS회로의 출력)와 N찬넬형 MOS트랜지스터(30)의 드레인(102) 사잉에는 스피드 업 콘덴서(60)이 삽입된다. 출력단자(2)는 일정한 특성 임퍼던스를 갖는 전송선(80) 및 종단 저항(90)을 거쳐서 제4의 전원 V_TT에 접속된다. Vc에는 바이폴라 트랜지스터(50)의 베이스가 출력 저레벨에서 약 0.5V∼0.8V 높은 소정의 전위에서 제2의 P찬넬형 MOS트랜지스터(10)이 거의 OFF로 되는 전위가 주어진다.

제3도에 잇어서, 제1의 P찬넬형 MOS트랜지스터(20) 및 N찬넬형 MOS트랜지스터(30)으로 구성되는 CMOS회로 및 제2의 P찬넬형 MOS트랜지스터(10)으로 구성되는 제어회로의 동작에 대해 제5도를 사용해서 설명한다.

제5도는 입력단자(1)의 전위를 Vin, CMOS회로의 출력인 제1과 제2의 P찬넬형 MOS트랜지스터의 접속점(101)의 전위를 Vout으로 해서 그 전압 전달 특성을 도시한 것이다(또 제5도에서는 바이폴라 트랜지스터(50)의 베이스를 접속하지 않는 상태를 도시하고 있다).

제5도에서 입력 Vin이 전원 V_SS1과 같을 때는 제1의 P찬넬형 MOS트랜지스터(20)이 ON, N찬넬형MOS트랜지스터(30)이 OFF이며 출력 Vout는 제어 전압 Vc의 값에 관계어없이 전원 V_DD1과 같게 된다. 다음에 입력 Vin을 높여 V_DD1에 접근시키면 N찬넬형 MOS트랜지스터(30)이 ON으로 되고, 출력 Vout는 V_DD1에서 서서히 저하한다. 그러나 어느 정도 출력 Vout가 저하되면 제어용 P찬넬형 MOS트랜지스터(10)이 서서히 OFF로 되므로 출력 Vout는 일정값 이하로는 저하하지 않는다. 이것은 제어용 P찬넬형 MOS트랜지스터(10)의 소오스 전위가 Vout, 게이트 전위가 Vc이므로 Vout가 하강하면 제어용 P찬넬형 MOS트랜지스터(10)의 게이트와 소오스 사이의 전압의 절대값이 감소하기 때문이다. 제어용 P찬넬형 MOS트랜지스터(10)의 임계값 전압을 V_thp1로 하면 제어용 P찬넬형 MOS트랜지스터(10)이 OFF 되지 않는 것은 출력 Vout가

|Vout-Vc|＞V_thp1| ………………………………………………(2)

의 조건을 만족시켰을 때이며, 출력 Vout의 하한은

Vout=Vc+|V_thp| …………………………………………………(3)

으로 된다. 제5도에서 입력 Vin이 V_DD1과 같을 때 P찬넬형 MOS트랜지스터(20)은 OFF, N찬넬형 MOS트랜지스터(30)은 ON상태이며, 제어용 P찬넬형 MOS트랜지스터(10)은 출력 Vout가 식(3)에서 주어지는 값까지 하강한 상태로 OFF된다. 제5도의 (2050) 내지 (5052)에 도시한 바와 같이 제어 전압 Vc의 값을 바꾸는 것으로 출력 Vout의 저레벨을 제어하는 것이 가능하다(동일도면에서 (2050)은 Vc가 V_SS1과 같은 경우와 (2051),(5052)는 Vc가 V_SS1과 V_DD1사이에 있는 경우를 도시하고 있다).

다음에 제3도의 출력 인터페이스회로(500)의 과도 응답에 대해서 제4도를 사용해서 설명한다. 제4도는 제3도의 실시예의 각 부의 동작 파형을 모식적으로 도시한 것으로 도면에 있어서(2101), (2111), (2121)은 각각 입력 상승시(출력 하강시)의 입력단자(1), 단자(101), 출력단자(2)의 전압 파형을, (2102), (2112), (2122)는 각각 입력 하강시(출력 상승시)의 입력단자(1), 단자(101), 출력단자(2)의 전압 파형을 도시하고 있다(여기에서 제1의 전원 V_DD1을 OV(기준전위) 제2의 전원 V_SS2를 -5.2V, 제3의 전원 V_DD2를 OV, 종단 전원 V_TT를 -2.0V로 하고 있다.). 단자(1)의 입력 전압이(2101)과 같이 저레벨(-5.2V)에서 고레벨(OV)로 변화하면 단자(101)의 전위는 (211)과 같이 고레벨(∼OV)에서 저레벨(제5도에서 설명한 제어전압 Vc에 의해 결정되는 전위)로 변화한다. 제4도에서는 이 전위를 바이폴라 트랜지스터(50)이 거의 OFF되는 약 -3.1V로 선택하고 있다. 또 이때 단자(101)의 전위는 제어용 P찬넬형 MOS트랜지스터(10)을 흐르는 전류에 가해서 스피드 업 콘덴서(60)을 거친 과도전류에 의해 급속하게 떨어진다. 이것은 출력 하강시 제3도의 단자(102)의 전위가 N찬넬형 MOS트랜지스터(30)에 의해 급속히 떨어지는 것을 이용하고 있다. 이때 단자(2)의 출력 전위는(2121)과 같이 된다. 다음에 단자(1)의 입력 전압이 (2102)와 같이 고레벨(OV)에서 저레벨(-5.2V)로 변화하면 단자(101)의 전위는(2112)와 같이 저레벨에서 고레벨로 변화한다. 여기에서 단자(101)의 전위의 저레벨이 상술한 바와 같이 선택되어 있으므로 P찬넬형 MOS트랜지스터(20)이 ON해서 단자(101)의 전위가 상승하기 시작하면 출력단자(2)의 전위도(2122)와 같이 즉시 상승하기 시작한다. 제4도에 있어서 파선으로 도시되어 있는 제2도의 종래 예의 파형과 비교하면 종래의 회로에서 문제였었던 출력 상승시 지연시간의 대폭적인 개선이 달성되어 있는 것을 알 수 있다.

제4도에 도시한 바와 같이 본 실시예에서는 출력 하강시의 지연시간이 제2도의 경우보다 약간 늦어지지만 상승시 지연시간의 개선에 비해 적은 것이다. 실제 사용시에는 상승과 하강의 늦은 쪽으로 회로의 설계 속도가 결정되므로 본 발명의 효과는 명백하다.

또, 제3도에서 출력 인터페이스회로(500)은 반도체 집접회로로써 형성되면 각 부의 기생 용량이 감소하여 고속 동작이 가능하게 되므로 바람직하다. 이 경우 영역(1001)은 반도체칩 상에 구성되고, 영역(1002)는 칩 외부에 구성된다. 이 점은 이하의 실시예에 있어서도 마찬가지이다.

제3도에서 N찬넬형 MOS트랜지스터나 P찬넬형 MOS트랜지스터는 공지의 방법에 의한 CMOS공정으로 작성할 수 있다. 또 바이폴라 트랜지스터(50)은 CMOS공정으로 실현 가능한 레터럴 트랜지스터로 해도 좋고 또 공지의 바이폴라 CMOS(Bi-CMOS)공정에 의해 형성되는 것이어도 좋다.

제6도는 본 발명의 다른 실시예를 도시한 것이다. 제6도의 실시예는 제3도의 구성으로 더 자세하게는 제어용 P찬넬형 MOS트랜지스터(10)의 드레인(102)에 드레인을 접속하고, 입력단자(1)에 게이트를 접속하고, 제1의 전원 V_DD1에 소오스를 접속한 제3의 P찬넬형 MOS트랜지스터(40)을 갖는 것을 특징으로 한다. 제6도의 실시예에서는 단자(1)의 입력 전압이 고레벨(V_DD1)에서 저레벨(V_SS1)로 변화했을 때(출력 상승시)단자(102)의 전위가 제3의 P찬넬형 MOS트랜지스터(40)에 의해 V_DD1까지 고속으로 상승할 수 있는 것을 특징으로 한다. 제3의 P찬넬형 MOS트랜지스터(40)이 없는 제3도의 구성에서도 제어용 P찬넬형 MOS트랜지스터(10)을 거쳐서 (102)의 전위는 V_DD1까지 상승하지만 그 상승은 제어용 P찬넬형 MOS트랜지스터(10)의 소오스(101)의 상승 비교해서 완만한 것으로 된다. 제6도의 구성으로 하는 것에 의해 (102)의 전위가 정상 상태에 도달하기까지의 시간을 짧게 할 수 있다. 따라서 본 실시예에서는 단자(1)에 가하는 입력신호가 논리적인 해저드등으로 인하여 단시간에 진동하는 것 같은 경우에도 회로의 고속 동작이 가능하게 된다.

제7도는 제3도, 제6도의 출력 인터페이스회로에 제어 전압Vc를 입력하기 위한 제어전압 발생회로의 예를 도시한 것이다. 앞에 기술한 바와 같이 제3도 및 제6도에서 CMOS회로의 출력(단자(101))의 저레벨의 전위를 VoutL로 하기 위해서는 (3)식에서

Vc=VoutL-V_thp1………………………………………………(4)

로 하면 된다. 여기에서 VoutL=-1.3V로써 제어용 P찬넬형 MOS트랜지스터(10)의 기판(또는 웰)전위를 V_DD1로 하면 기판 효과도 포함시킨 V_thp1은 통상 약 1.2V이므로 제어 전압 V_C는 약 -2.5V로 하면 된다. 제7도(a)는 가장 단순한 제어 전압 발생회로로써 직렬 접속한 저항(181)과 저항(182)로 전원 V_DD1, V_SS1을 분압해서 제어 전압 Vc를 발생한다. 제7도(b)는 다른 제어 전압 발생회로이며, (183)은 P찬넬형 MOS트랜지스터이며, 그 소오스가 전원 V_DD1에 접속되고, 게이트와 드레인이 공통으로 제1의 저항(184)의 한쪽 끝에 접속되고, 제1의 저항(184)의 다른쪽 끝은 제어 전압 Vc의 출력단자와 제2의 저항(185)의 한쪽 끝에 접속되고, 저항(185)의 다른쪽 끝은 전원 V_SS1에 접속된다. (3)식에서 알 수 있는 바와 같이 제3도, 제6도에서 단자(101)의 전위의 저레벨은 제어용 P찬넬형 MOS트랜지스터(10)의 임계값 전압에 의존한다. 제7도(b)의 구성에서는 P찬낼형 MOS트랜지스터의 임계값 전압의 절대값이 클수록 제어 전압 Vc의 값이 낮아지므로 단자(101)의 전위의 저레벨의 임계값 전압 의존성이 작아지는 특징이 있다.

제8도는 본 발명의 다른 실시예를 도시한 것이다. 제8도의 실시예는 제6도의 실시예의 구성이고 또 제3의 전원 V_DD2와 출력단자(2) 사이에 직렬 접속된 클램프 다이오드(71), (72)를 삽입한 것을 특징으로 한다. 제6도의 구성에서는 출력(단자(2)의 전위)이 저레벨일 때 바이폴라 트랜지스터(50)에 베이스 전류가 공급되지 않으므로 바이폴라 트랜지스터(50)은 OFF상태로 되고, 출력단자(2)의 전위는 V_TT(-2.0V)와 같게 된다. 본 실시예에서는 클램프 다이오드(71), (72)에 의해 출력단자(2)의 출력 레벨을 통상의 ECL레벨의 저레벨인 약 -1.7V로 할 수 있다.

제9도는 본 발명의 다른 실시예이다. 본 실시예는 제6도의 실시예의 구성이고 더 자세하게는 제1의 전원 V_DD1과 바이폴라 트랜지스터(50)의 베이스 사이에 전류공급수단(75)를 삽입한 것을 특징으로 한다. 본 실시예에서는 출력이 저레벨일 때 전원 V_DD1에서 전류공급수단(75)를 거쳐서 바이폴라 트랜지스터(50)의 베이스 전류가 공급되므로 출력이 저레벨일 때에도 바이폴라 트랜지스터(50)이 OFF로 되지 않는다. 전류 공급수단(75)의 임피던스를 적당히 선택하면 출력단자(2)의 출력 저레벨을 제8도의 경우와 같이 약 1.7V로 할 수 있다. 제9도의 구성에서 전류공급수단(75)는 바이폴라 트랜지스터(50)의 베이스 전류를 흐르게 하면 되므로 제8도의 클램프 다이오드(71),(72)보다 작은 면적으로 실현할 수 있는 이점이 있다. 전류공급수단(75)로써는 예를들면 저항, 다이오드, MOS트랜지스터 및 이들의 조합 등을 사용할 수 있다.

제10도는 제어전압 발생회로에 다른 실현 수단을 이용하는 실시예를 도시한 것이다. 제10도에 있어서 제어전압 발생회로(600)의 출력은 제9도와 도일한 구성의 출력인터페이스회로(501)의 제어단자(3)에 제어전압선(13)으로 접속된다. 제어전압 발생회로(600)에 있어서, (175)는 제1의 전원 V_DD1과 P찬낼형 MOS트랜지스터(110)의 소오스(170) 사이에 접속된 기준전압 발생수단이다. 또 (130)은 P찬낼형 MOS트랜지스터(110)의 드레인(151)과 제2의 전원 V_SS1사이에 접속된 저항수단이다. P찬낼형 MOS트랜지스터(110)의 드레인(151)은 P찬넬형 MOS트랜지스터(120)과 N찬넬형 MOS트랜지스터(131)로 구성되는 제1의 CMOS인버터의 입력((120), (130)의 게이트)에 접속되고, 상기 인버터의 출력(152)는 또 제2의 인버터(140)에 입력되고, 제2의 인버터(140)의 출력(153)은 P찬넬형 MOS트랜지스터(110)의 게이트(150)에 귀환되고 또, 출력(153)은 제어전압선(13)에 접속된다.

P찬넬형 MOS트랜지스터(110)은 출력 인터페이스회로(501)의 제어용 P찬넬형 MOS트랜지스터(10)과 거의 동일한 형상의 것을 사용하고, 저항수단(130)은 등가적인 고저항으로써 동작하도록 사용한다(본 실시예를 반도체 기판상의 동일한 칩내에 집적화한 경우 P찬넬형 MOS트랜지스터(110)과 제어용 P 찬넬형 MOS트랜지스터(10)은 거의 동일한 특성이 된다.).

본 구성에서는 P찬넬형 MOS트랜지스터(110)을 거쳐서 흐르는 전류가 증가하면 저항수단(130)이 고저항으로 선택되고 있으므로 (151)의 전위가 상승하고 (152)의 전위가 하강하며 (153) 및 (150)의 전위가 상승한다. 따라서 P찬넬형 MOS트랜지스터(110)의 게이트, 소오스 사이의 전압의 절대값이 감소해서 P찬넬형 MOS트랜지스터(110)을 흐르는 전류가 감소하고 그 결과로써 P찬넬형 MOS트랜지스터(110)의 전류는 일정하게 유지된다. 반대의 경우도 마찬가지로 P찬넬형 MOS트랜지스터(110)의 전류가 일정하게 되도록 인버터의 출력(153)의 전위가 변화한다. 이것은 부귀환 효과에 의한다. 제어전압 Vc의 값은 (151)의 전위가 MOS트랜지스터(120)과 (131)로 구성되는 인버터의 입력 논리 임계값과 같아지는 상태에서 일정하게 되므로 저항수단(130)의 등가저항을 크게 하면 P찬넬형 MOS트랜지스터(110)으로 흐르는 전류(이하 I_L이라 한다)는 미소한 것으로 된다. 또 이때(170)의 전위는 I_L로 (175)에 발생하는 전압강하 분만큼 V_DD1보다 낮은 값(이것을 기준전압 V_L이라 한다)으로 된다. 출력 인터페이스회로(501)에서 입력 고레벨(V_DD1)일 때 바이폴라 트랜지스터(50)의 베이스 전류를 무시하고 고려하면 제어용 P찬넬형 MOS트랜지스터(10)과 제어전압 발생회로내의 P찬넬형 MOS트랜지스터(110)이 거의 동일한 특성이므로 제어용 P찬넬형 MOS트랜지스터(10)에는 상기 I_L과 거의 같은 전류가 흐르고, 단자 (101)의 저레벨은 상기 V_L과 거의 같게 된다.

따라서 제10도의 제어전압 발생회로는 소자 특성이 칩 사이에서 불안정하여도 단자(101)에 발생하는 신호진폭을 항상 기준전압 발생수단(175)에서 발생하는 기준 전위와 거의 같은 값으로 할 수 있다. 또 바이폴라 트랜지스터(50)의 베이스 전류가 0인 경우(출력단자(2)가 개방된 경우)라도 전류공급수단(75), 제어용 P찬넬형 MOS트랜지스터(10)을 거쳐서 전원 V_SS1에 흐르는 전류는 상기 I_L과 거의 같은 미소한 것으로 제한된다. 출력단자(2)에 부하가 접속되고, 전류공급수단(75)에 바이폴라 트랜지스터(50)의 베이스 전류가 흐르면 이것에 의해 전류공급수단(75)에 전압강하가 발생하므로 단자(101)의 저레벨은 상기 V_L보다 약간 낮아진다. 따라서 실제 사용 상태에서는 전원 V_SS1에 흐르는 정상 전류는 무시할 수 있을 정도로 작게 할 수 있다.

제10도의 제어회로(600)은 제9도의 출력 인터페이스회로와의 조합으로 설명했지만, 이것을 제3도, 제6도, 제8도의 출력 인버터회로와의 조합으로 해도 좋은 것은 명백하다. 이들의 경우 전류공급수단(75)가 없으므로 제어용 P찬넬형 MOS트랜지스터(10)에는 정상 상태에서 전류가 흐르지 않는 차이가 있지만 (101)의 전위가 (170)의 전위와 거의 같게 되었을 때 제어용 P찬넬형 MOS트랜지스터(10)이 거의 OFF되도록 제어전압 Vc가 제어되는 점은 같다.

또, 제10도의 실시예에서 저항수단(130)은 반도체의 확산층이나 폴리실리콘층을 사용한 저항이나 MOS트랜지스터등으로 구성할 수 있다. 또 기준전압 발생수단(175)는 상기의 I_L에 의한 전위 강하로 상기 V_L을 발생할 수 있으면 어떤 것이라도 좋지만 상기의 (130)과 마찬가지로 저항수단을 사용하는 것, 접합 다이오드나 바이폴라 트랜지스터의 베이스와 콜렉터를 단락시킨 다이오드의 순방향 전압을 사용하는 것 및 그들의 조합에 의한 것 등을 간편하게 사용할 수 있다.

다음에 본 발명의 다른 실시예를 제11도에 의해 설명한다. 제11도에 있어서 (22)는 제1의 P찬넬형 MOS트랜지스터이며, 그 소오스는 제1의 전원 V_DD1에 접속되고, 드레인은 제어회로(차단회로)를 구성하는 제2의 P찬넬형 MOS트랜지스터(12)의 소오스(121)과 에미터 플로워 동작하는 제1의 NPN형 바이폴라 트랜지스터(52)의 베이스에 공통으로 접속된다. 제2의 P찬넬형 MOS트랜지스터(12)의 드레인은 제1의 N찬넬형 MOS트랜지스터(32)의 드레인 (122)에 접속되고, 제1의 N찬넬형 MOS트랜지스터(32)의 소오스는 제2의 전원 V_SS1에 접속된다. 제1의 P찬넬형 MOS트랜지스터(22)와 제1의 N찬넬형 MOS트랜지스터(32)의 게이트는 공통으로 입력단자(1)에 접속되어 인버터 동작을 하는 CMOS회로를 구성한다. 바이폴라 트린지스터(52)의 콜렉터는 제3의 전원 V_DD2에 접속되고, 그 에미터는 출력단자(2)에 접속된다. 제어회로를 제2의 P찬넬형 MOS트랜지스터(12)의 게이트(133)에는 제어전압 Vc가 입력되고, 출력단자(2)에는 일정한 특성 임피던스를 갖는 전송선(80) 및 종단저항(90)을 거쳐서 제4의 전원 V_TT에 접속된다. 이상의 구성은 제3의 실시예와 같다. 본 실시예에서는 또 제2의 NPN형 바이폴라 트랜지스터(55)의 콜렉터가 단자(121)에, 베이스가 단자(122)에 접속되고, 제2의 바이폴라 트랜지스터(55)의 에미터는 제2의 N찬넬형 MOS트랜지스터(33)의 드레인(123)에 접속된다. 제2의 N찬넬형 MOS트랜지스터(33)의 게이트는 입력단자(1)에 접속되고, 그 소오스는 제1의 N찬넬형 MOS트랜지스터(32)의 소오스와 같이 전원 V_SS1에 접속된다. 제3의 P찬넬형 MOS트랜지스터(42)의 드레인은 제2의 바이폴라 트랜지스터(55)의 에미터에 접속되고, 그 소오스, 게이트는 제1의 P찬넬형 MOS트랜지스터(22)의 소오스, 게이트와 같이 전원 V_DD1와 입력단자(1)에 각각 접속된다.

본 실시예는 제6도의 실시예와 비교해서 제6도의 스피드 업 콘덴서(60)이 없고, 그 대신에 제2의 바이폴라 트랜지스터(55)와 제2의 N찬넬형 MOS트랜지스터(33)이 부가되어 있는 것이 특징이다. 본 실시예에서는 입력단자(1)의 전위가 저레벨(V_SS1)에서 고레벨(V_DD1)로 변화하면 제2의 N찬넬형 MOS트랜지스터(33)이 이 ON으로 되므로 제2의 P찬넬형 MOS트랜지스터(12)를 거쳐서 제2의 바이폴라 트랜지스터(55)에 베이스 전류가 공급되고, 제2의 바이폴라 트랜지스터(55)가 ON한다. 이것에 의해(121)의 전위는 급속하게 저하한다. 제6도의 경우와 마찬가지로(121)의 전위가(3)식에서 주어지는 전위까지 저하하면 제2의 P찬넬형 MOS트랜지스터(12)는 OFF로 되므로 제2의 바이폴라 트랜지스터(55)에 베이스 전류가 공급되지 않게 된다. 이때 제1의 N찬넬형 MOS트랜지스터(32)가 ON이므로 제2의 바이폴라 트랜지스터(55)의 베이스 전하가 제1의 N찬넬형 MOS트랜지스터(32)를 거쳐서 급속하게 적어져서, 제2의 바이폴라 트랜지스터(55)는 급속하게 OFF로 된다. 이와 같이 본 구성에서는 제6도의 실시예에서 필요했던 비교적 면적이 큰 스피드 업 콘덴서(60) 내지 회로의 고속동작을 실현할 수 있는 특징이 있다. 본 실시예에서 입력단자(1)의 전위가 고레벨(V_DD1)에서 저레벨(V_SS1)로 변화하면 N찬넬형 MOS트랜지스터(32), (33)은 OFF로 되고, P찬넬형 MOS트랜지스터(22), (42)가 ON으로 되므로 (121), (123)의 전위는 급속하게 상승하고 출력단자 (2)의 전위도 급속하게 고레벨(

-0.9V)로 된다.

제12도는 본 발명의 다른 실시예를 도시한 것이다. 제12도의 실시예는 제11도의 실시예의 구성이고 더 자세하게는 제2의 전원 V_DD2와 출력단자(2)의 사이에 직렬 접속된 클램프 다이오드(181), (182)를 삽입한 것을 특징으로 한다.

제11도의 구성에 대한 제12도의 구성의 효과는 제6도에 대한 제8도의 경우와 마찬가지이다.

제13도의 실시예에서는 제11도의 실시예의 구성이고 더 자세하게는 제1의 전원 V_DD1과 바이폴라 트랜지스터(52)의 베이스 사이에 전류공급수단(185)를 삽입한 것을 특징으로 한다. 제9도의 경우와 마찬가지로 출력 저레벨일 때 제1의 바이폴라 트랜지스터(52)의 베이스 전류가 전류공급수단(185)에 의해 공급되므로 출력단자(2)의 출력 저레벨을 통상의 ECL레벨의 저레벨인 약 -1.7V로 할 수 있다. 또(185)의 실현방법은 제9도의 (75)의 실현방법과 마찬가지이다.

제14도는 제11도, 제12도, 제13도의 출력 인터페이스회로에 사용해서 적합한 제어전압 발생회로의 1예를 도시한 실시예이다. 제14도에 있어서 제어전압 발생회로(610)의 출력은 제13도와 동일한 구성의 출력 인터페이스 회로(511)의 제어단자(133)에 제어전압선(213)으로 접속된다.

제어전압 발생회로(610)에 있어서(275)는 제1의 전원 V_DD1과 P찬넬형 MOS트랜지스터(210)의 소오스(270) 사이에 접속된 기준전압 발생수단이고, (230)은 P찬넬형 MOS트랜지스터(210)의 드레인(251)과 제 2의 전원 V_SS1사이에 접속된 제1의 저항수단이다. NPN형 바이폴라 트랜지스터(255)의 베이스는 (251)에 접속되고, (255)의 에미터와 제2의 전원 V_SS1사이에 제2의 저항수단(231)이 접속되고, (255)의 콜렉터(252)와 상기 제1의 전원 V_DD1사이에 제3의 저항수단(220)이 접속된다. (252)는 인버터(240)에 입력되고, (240)의 출력(253)은 (210)의 게이트 (250)에 귀환되고 또 (253)은 제어전압선(213)에 접속된다. 또 P찬넬형 MOS트랜지스터(210) 바이폴라 트랜지스터(255)는 출력 인터페이스회로(511)의 제어용 P찬넬형 MOS트랜지스터(12), 바이폴라 트랜지스터(55)와 각각 대략 동일한 형상의 것을 사용하고, 저항수단(230), (220)은 등가적으로 고저항으로써 동작하도록 사용한다.

본 실시예를 반도체 기판상의 동일한 칩내에 집적화한 경우(210)과 (12), (255)와 (55)는 각각 대략 동일한 특성으로 된다. 본 구성에서는 P찬넬형 MOS트랜지스터(210)을 거쳐서 흐르는 전류가 증가하면 바이폴라 트랜지스터(210)을 거쳐서 흐르는 전류가 증가하므로 바이폴라 트랜지스터(255)의 베이스 전류가 증가하므로 바이폴라 트랜지스터(255)의 콜렉터 전류가 증가해서 (252)의 전위는 하강하고(253)의 전위는 상승한다. 따라서 P찬넬형 MOS트랜지스터(210)의 게이트, 소오스 사이 전압의 절대값이 감소해서 P찬넬형 MOS트랜지스터(210)을 흐르는 전류가 감소하여 그 결과로써 P찬넬형 MOS트렌지스터(210)의 전류 및 바이폴라 트랜지스터(255)의 전류는 거의 일정하게 유지된다. 이것은 제9도에서 설명한 바와 같은 부귀환의 효과에 따른다. 반대의 경우도 마찬가지로 (210) 및 (255)의 전류가 일정하게 되도록 (253)의 전위(즉(250)의 전위)가 변화한다. 제어전압 Vc(213)의 전위의 값은 (252)의 전위가 인버터(240)의 입력 논리 임계값과 같아지는 상태에서 일정하게 되므로 (220)의 등가 저항을 크게하면(210)으로 흐르는 전류(이하 I'_L1라 한다)를 매우 작게할 수 있다. 또 (230)의 등가 저항을 크게하면 (210)으로 흐르는 전류(이하 I'_L2라 한다)를 매우 작게할 수 있다/ 이때의 (270)의 전위는 I'_L2에서 (275)에 발생하는 전위강하 양만큼 V_DD1보다 낮은 값(이하 V'_L로 한다)으로 된다.

출력 인터페이스회로(511)에서 입력 고레벨(V_DD1)일 때 (52)의 베이스 전류를 무시하고 고려하면(12)가 (210)과 대략 동일한 특성이므로(121)의 전위가 V'_L일 때 (12)에는 (210)의 전류 I'_L2와 대략 같은 전류가 흐른다. 이때(32)의 등가 저항이(230) 보다 낮게 되도록 설정하면 (55)의 베어스 전류는 (255)의 베이스 전압보다 작게되므로 (55)의 콜렉터전류는 (255)의 콜렉터 전류 V'_L1보다 매우 작은 값으로 된다. 또 (32)의 등가저항을 적당한 값으로 설정하면 (121)의 전위가 V'_L보다 크게 되었을 때 (55)에 베이스 전류가 흐르고, ON되므로(121)의 전위는 V'_L에 매우 가까운 레벨로 유지된다. 따라서 제14도의 제어전압 발생회로는 소자 특성이 칩 사이에서 불안정하여도(121)에 발생하는 신호진폭을 항상(275)에서 발생하는 기준 전압에 대략 같은 값으롤 할 수 있다. 출력단자(2)가 개방되어 (52)의 베이스 전류가 0인 경우라도 (12), (55)를 거쳐서 V_SS1를 유입되는 전류는 상기 I'_L1와 I'_L2의 합보다 작은 미소한 것으로 제한된다. 출력단에 부하가 접속되어(185)에 접압 강하가 발생하므로(121)의 저레벨은 상기 V'_L보다 약간 낮게된다. 따라서 실제 사용상태에서 V_SS1로 흐르는 정상전류는 무시할 수 있을 정도로 작게할 수 있다.

제10도의 경우와 마찬가지로 제14도의 제어회로는 제13도의 구성뿐만 아니라 제12도, 제11도의 구성과 조합시켜서 사용할 수도 있다.

또 제14도의 실시예에서 기준전압 발생수단(275), 저항수단(230), (231), (220)의 실현방법은 제10도의 경우와 마찬가지이다.

제11도 내지 제14도의 회로에서 바이폴라 트랜지스터(55), (255)는 고주파 특성이 좋은 f_T가 높고 기생용량이 작은 것이 고속동작을 위해 바람직하다. 이때 CMOS공정 보다 공지의 바이폴라 CMOS(Bi-CMOS)공정에 의해 형성하면 더 바람직하다.

이상과 같이 본 발명에 의하면 회로에 정상적으로 흐르는 전류를 거의 무시할 수 있을 정도로 억제하면서 출력 바이폴라 트랜지스터의 베이스에 가해지는 신호의 저레벨이 너무 내려가는 것을 방지하기 위해 상승시, 하강시 모두 고속동작이 가능하고 또한, 소비전력이 낮은 CMOS-ECL변환 출력 인터페이스 회로를 실현할 수 있다.

Claims

상보적인 1쌍의 MOS트랜지스터(20,30)으로 되어 상기 1쌍의 MOS트랜지스터(20,30)의 게이트에서 입력신호를 받아들이는 CMOS회로, 상기 CMOS회로의 출력을 베이스에서 받아 에미터에서 출력신호를 얻는 바이플라 트랜지스터(50), 상기 1쌍의 MOS트랜지스터(20,30) 사이에 마련되어 출력하강시에 상기 바이폴라 트랜지스터(50)이 OFF로 되는 레벨로 상기 CMOS회로의 출력의 저레벨을 제어하는 제어회로를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제1항에 있어서, 상기 제어회로는 상기 1쌍의 MOS트랜지스터(20,30) 사이에 소오스와 드레인이 접속되고 게이트에 제어신호가 주어지는 MOS트랜지스터(10)으로 구성되어 있는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제1항에 있어서, 상기 1쌍의 MOS트랜지스터(20,30) 사이에 상기 제어회로와 병렬로 콘덴서(60)을 마련한 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제2항에 있어서, 게이트에서 상기 입력신호를 받고, 드레인은 상기 제어회로를 구성하는 MOS트랜지스터(10)의 드레인에 접속되고 소오스는 제1의 전원(V_DD1)에 접속된 MOS트랜지스터(40)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제1항에 있어서, 상기 바이폴라 트랜지스터(50)의 에미터에 접속되어 상기 출력신호의 저레벨을 클램프하는 수단(71, 72)를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제1항에 있어서, 상기 바이폴라 트랜지스터(50)의 베이스에 전류를 공급하는 수단(75)를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제2항에 있어서, 상기 입력신호를 게이트에서 각각 받아들이는 상보적인 1쌍의 MOS트랜지스터(22, 32)로 되는 제2의 CMOS회로, 베이스는 상기 제어회로를 구성하는 MOS트랜지스터(12)의 드레인에 접속되고, 콜렉터는 상기 바이폴라 트랜지스터(52)의 베이스에 접속되고, 에미터는 1쌍의 MOS트랜지스터(42, 33)의 접속점(123)에 접속된 제2의 바이폴라 트래지스터(55)를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제7항에 있어서, 상기 바이폴라 트랜지스터(52)의 베이스에 전류를 공급하는 전류공급수단(185)를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제1항에 있어서, 상기 제어회로에 제어신호를 공급하는 제어신호 발생회로(600)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제9항에 있어서, 상기 제어신호 발생회로는 상기 CMOS회로가 접속되는 제1, 제2의 전원(V_DD1, V_SS1)을 분압하는 것에 의해 상기 제어신호를 얻는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제9항에 있어서, 상기 제어신호 발생회로(600)은 상기 제어회로와 등가인 회로, 상기 등가인 회로에 기준전압을 공급하는 기준전압 발생수단(175), 상기 등가인 회로에 흐르는 전류를 전압으로 변환하는 저항수단(130), 상기 전압을 증폭하는 인버터(140)으로 되어 상기 인버터(140)의 출력을 상기 등가인 회로로 귀환함과 동시에 상기 제어신호로써 얻는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제7항에 있어서, 상기 제어회로와 등가인 회로, 상기 등가인 회로에 기준전압을 공급하는 기준전압 발생수단(275), 상기 등가인 회로에 흐르는 전류를 베이스에서 받고 상기 제2의 바이폴라트랜지스터(55)와 등가인 바이폴라 트랜지스터(255), 상기 바이폴라 트랜지스터(255)의 콜렉터 전류를 전압으로 변환하는 저항수단(220), 상기 전압을 증폭하는 인버터(240)으로 되어 이 인버터(240)의 출력을 상기 등가인 회로로 귀환함과 동시에 상기 제어신호로써 얻은 제어신호 발생회로(610)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
CMOS레벨의 신호를 받아들이는 CMOS인버터, 상기 CMOS인버터의 출력을 받아들여 ECL레벨의 신호를 출력하는 에미터 플로워 트랜지스터(50), 상기 트랜지스터의 베이스에 접속되고 상기 트랜지스터의 베이스 전위가 상기 ECL레벨의 저레벨에 대해 0.5V∼0.8V 높은 소정의 전위까지 저하했을 때 사기 트랜지스터의 베이스에 흐르는 전류를 제어하는 회로를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제13항에 있어서, 상기 전류를 제어하는 회로는 상기 CMOS인버터를 구성하는 1쌍의 상보적인 MOS트랜지스터(20,30) 사이에 마련되어 제어신호를 게이트에서 받아들이는 MOS트랜지스터 (10)으로 구성되어 있는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제14항에 있어서, 상기 1쌍의 MOS트랜지스터(20,30) 사이에 상기 제어회로와 병렬로 콘덴서(60)을 마련한 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제14항에 있어서, 게이트에서 상기 입력신호를 받고, 드레인은 상기 제어회로를 구성하는 MOS 트랜지스터(10)의 드레인에 접속되고, 소오스는 제1의 전원(V_DD1)에 접속된 MOS트랜지스터(40)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제13항에 있어서, 상기 에미터 플로워 트랜지스터(50)의 에미터에 접속되어 상기 출력신호의 저레벨을 클램프하는 수단(71, 72)를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제13항에 있어서, 상기 에미터 플로워 트랜지스터(50)의 베이스에 전류를 공급하는 수단(75)를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제13항에 있어서, 상기 제어회로에 제어신호를 공급하는 제어신호 발생회로(600)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제19항에 있어서, 상기 제어신호 발생회로(600)은 상기 CMOS인버터가 접속되는 제1, 제2의 전원(V_DD1, V_SS1)을 분압하는 것에 의해 상기 제어신호를 얻은 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제19항에 있어서, 상기 제어신호 발생회로(600)은 상기 제어회로와 등가인 회로(110), 상기 등가인 회로에 기준전압을 공급하는 기준전압 발생수단(175), 상기 등가인 회로에 흐르는 전류를 전압으로 변환하는 저항수단(130), 상기 전압을 증폭하는 인버터(140)으로 되어 상기 인버터(140)의 출력을 상기 등가인 회로로 귀환함과 동시에 상기 제어신호로써 얻는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 14항에 있어서, 상기 입력신호를 게이트에서 각각 받아들이는 상보적인 1쌍의 MOS트랜지스터(22, 32)로 되는 제2의 CMOS인버터, 베이스는 상기 제어회로를 구성하는 MOS트랜지스터(12)의 드레인에 접속되고, 콜렉터는 상기 바이폴라 트랜지스터(52)의 베이스에 접속되고, 에미터는 1쌍의 MOS트랜지스터(42, 33)의 접속점(123)에 접속된 제2의 바이폴라 트랜지스터(55)를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제22항에 있어서, 상기 바이폴라 트랜지스터(52)의 베이스에 전류를 공급하는 공급수단(185)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제22항에 있어서, 상기 제어회로와 등가인 회로, 상기 등가인 회로에 기준전압을 공급하는 기준전압 발생수단(275), 상기 등가인 회로에 흐르는 전류를 베이스에서 받고, 상기 제2의 바이폴라 트랜지스터(55)와 등가인 바이폴라 트랜지스터(255), 상기 바이폴라 트랜지스터(255)의 콜렉터 전류를 전압으로 변환하는 저항수단(220), 상기 전압을 증폭하는 인버터(240)으로 되어 인버터(240)의 출력을 상기 등가인 회로로 귀한함과 동시에 상기 제어신호로써 얻은 제어신호 발생회로(610)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
상보적인 1쌍의 MOS트랜지스터(20,30)으로 되어 상기 1쌍의 MOS트랜지스터(20,30)의 게이트에서 입력신호를 받아들이는 CMOS인버터, 상기 CMOS인버터의 출력을 베이스에서 받아 에미터에서 출력신호를 얻는 바이폴라 트랜지스터(50), 상기 1쌍의 MOS트랜지스터(20,30) 사이에 마련되어 상기 CMOS회로의 출력의 저레벨을 상기 바이폴라 트랜지스터의 출력신호의 저레벨에 대해 0.5V∼0.8V 높은 소정의 레벨보다 저하하지 않도록 제어하는 제어회로를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제25항에 있어서, 상기 제어회로는 상기 1쌍의 MOS트랜지스터(20,30) 사이에 소오스와 드레인이 접속되어 게이트에 제어신호가 주어지는 MOS트랜지스터(10)으로 구성되어 있는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제26항에 있어서, 상기 1쌍의 MOS트랜지스터(20,30) 사이에 상기 제어신호와 병렬로 콘덴서(60)을 마련한 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제27항에 있어서, 게이트에서 상기 입력신호를 받고, 드레인은 상기 제어회로를 구성하는 MOS트랜지스터(10)의 드레인에 접속되고, 소오스는 제1의 전원(V_DD1)에 접속된 MOS트랜지스터(40)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제28항에 있어서, 상기 바이폴라 트랜지스터(50)의 베이스에 전류를 공급하는 수단(75)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제25항에 있어서, 상기 제어회로에 제어신호를 공급하는 제어신호 발생회로(600)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제30항에 있어서, 상기 제어신호 발생회로(600)은 상기 제어회로와 등가인 회로(110), 상기 등가인 회로에 기준전압을 공급하는 기준 전압 발생수단(175), 상기 등가인 회로에 흐르는 전류를 전압으로 변환하는 저항수단(130), 상기 전압을 증폭하는 인버터(140)으로 되어 상기 인버터(140)의 출력을 상기 등가인 회로로 귀환함과 동시에 상기 제어신호로써 얻는 것을 특징으로 하는 출력 인터페이스 회로.
상보적인 1쌍의 MOS트랜지스터(20,30)으로 되어 상기 1쌍의 MOS트랜지스터(20,30)의 게이트에서 입력신호를 받아들이는 CMOS회로, 상기 CMOS회로의 출력을 베이스에서 받아 에미터에서 출력신호를 얻는 바이폴라 트랜지스터(50), 상기 1쌍의 MOS트랜지스터(20,30) 사이에 마련되어 상기 바이폴라 트랜지스터가 거의 OFF로 되는 소정 레벨까지 상기 바이폴라 트랜지스터의 베이스 전위가 저하했을 때 상기 트랜지스터의 베이스에 흐르는 전류를 제어하는 회로를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제32항에 있어서, 상기 제어회로는 상기 1쌍의 MOS트랜지스터(20,30) 사이에 소오스와 드레인이 접속되고 게이트에 제어신호가 주어지는 MOS트랜지스터(10)으로 구성되어 있는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제33항에 있어서, 상기 제어회로에 제어신호를 공급하는 제어신호 발생회로(600)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제34항에 있어서, 상기 제어신호 발생회로(600)은 상기 제어회로와 등가인 회로(110), 상기 등가인 회로에 기준전압을 공급하는 기준 전압 발생수단(175), 상기 등가인 회로에 흐르는 전류를 전압으로 변환하는 저항수단(130), 상기 전압을 증폭하는 인버퍼(140)으로 되어 상기 인버터(140)의 출력을 상기 등가인 회로로 귀환함과 동시에 상기 제어신호로써 얻는 것을 특징으로 하는 출력 인터페이스회로.
특허청구의 범위 제35항에 있어서, 상기 1쌍의 MOS트랜지스터(20,30) 사이에 상기 제어회로와 병렬로 콘덴서(60)을 마련한 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제36항에 있어서, 게이트에서 상기 입력신호를 받고, 드레인은 상기 제어회로를 구성하는 MOS트랜지스터(10)의 드레인에 접속되고, 소오스는 제1의 전원(V_DD1)에 접속된 MOS 트랜지스터(40)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제37항에 있어서, 상기 바이폴라 트랜지스터(50)의 베이스에 전류를 공급하는 수단(75)를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
소오스가 제1의 전원(V_DD1)에 접속된 제1의 P찬넬형 MOS트랜지스터(20), 소오스가 제2의 전원(V_SS1)에 접속된 제1의 N찬넬형 MOS트랜지스터(30), 에미터가 출력단자에 접속되고 콜렉터가 제3의 전원(V_DD2)에 접속된 제1의 NPN형 바이폴라 트랜지스터(50)을 가지며, 상기 제1의 P찬넬형 MOS트랜지스터(20)과 제1의 N찬넬형 MOS트랜지스터(30)의 게이트가 공통으로 입력단자에 접속되던가 또는 입력단자의 신호에 따라서 발생되는 동일 극성, 동일 진폭의 신호가 각각의 게이트에 입력되고, 출력 상승시 상기 제1의 NPN형 바이폴라 트랜지스터(50)의 베이스 전류가 상기 제1의 P찬넬형 MOS트랜지스터(20)의 드레인을 거쳐서 공급되고, 출력 하강시 상기 제1의 NPN형 바이폴라 트랜지스터(50)의 베이스 전하를 방전시키기 위한 전류가 상기 제1의 N찬넬형 MOS트랜지스터(30)의 드레인을 거쳐서 흐르는 출력 인터페이스 회로에 있어서, 출력 하강시 상기 제1의 NPN형 바이폴라 트랜지스터(50)의 베이스와 상기 제1의 N찬넬형 MOS트랜지스터(30)의 드레인 사이에 흐르는 전류를 상기 제1의 NPN형 바이폴라 트랜지스터(50)의 베이스 전위가 출력단자의 저레벨에서 0.5V∼0.8V 높은 소정의 전위까지 저하했을 때 제어하는 회로를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제39항에 있어서, 상기 전류를 제어하는 회로는 소오스가 상기 제1의 NPN형 바이폴라 트랜지스터(50)의 베이스에 접속되고, 드레인이 상기 제1의 N찬넬형 MOS트랜지스터(30)의 드레인에 접속되고, 게이트에 상기 소정의 전위를 규정하기 위한 제어전압이 주어지는 제2의 P찬넬형 MOS트랜지스터(10)으로 구성되는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제40항에 있어서, 상기 제1의 N찬넬형 MOS트랜지스터(30)의 드레인과 상기 제2의 P찬넬형 MOS트랜지스터(10)의 드레인의 접속점(102)와 상기 제1의 NPN형 바이폴라 트랜지스터(50)의 베이스 사이에 콘덴서(60)을 마련한 것을 특징으로 하는 인터페이스 회로.
특허청구의 범위 제41항에 있어서, 상기 제1의 N찬넬형 MOS트랜지스터(30)의 드레인에 드레인이 접속되고, 소오스가 상기 제1의 전원(V_DD1)에 접속되고, 게이트가 상기 제1의 P찬넬형 MOS트랜지스터(20)의 게이트와 공통적으로 접속된 제3의 P찬넬형 MOS트랜지스터(40)을 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제42항에 있어서, 상기 제2의 P찬넬형 MOS트랜지스터(10)과 동일 형상의 제4희 P찬넬형 MOS트랜지스터(110)의 소오스와 상기 제1의 전원(V_DD1) 사이에 기준전압 발생수단(175)를 마련하고, 상기 제4의 P찬넬형 MOS트랜지스터(110)에 흐르는 전류를 전압으로 변환하기 위한 저항수단(130), 상기 전압을 증폭하기 위해 짝수단 종속 접속된 인버터, 상기 인버터의 출력을 상기 제4의 P찬넬혈 MOS트랜지스터(110)의 게이트로 귀환하는 수단을 포함하며, 상기 인버터의 출력을 상기 제어전압으로 하는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제39항에 있어서, 상기 제1의 NPN형 바이폴라 트랜지스터(50)의 베이스와 상기 제1의 전원 사이에 전류공급수단(75)를 갖는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제43항에 있어서, 상기 전류공급수단(75)는 저항, 다이오드, 게이트에 일정전압이 주어진 MOS트랜지스터, 드레인과 게이트가 접속된 MOS트랜지스터 또는 이것에 직렬, 병렬 접속으로 구성되는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제43항에 있어서, 상기 기준전압 발생수단(175)는 저항수단, 다이오드 또는 이것에 직렬, 병렬 접속 구성을 사용해서 여기에 흐르는 전류에 의한 전압 강하을 사용하는 것을 특징으로 하는 출력 인터페이스 회로.
특허청구의 범위 제43항에 있어서, 상기 저항수단은 반도체의 확산 저항층, 폴리실리콘층을 사용한 저항 또는 MOS트랜지스터의 드레인, 소오스 사이의 저항을 사용해서 구성되는 것을 특징으로 하는 출력 인터페이스 회로.