KR910004506B1 - 반전 칩 캐리어 - Google Patents

Abstract

내용 없음.

Description

[발명의 명칭]

반전 칩 캐리어

[도면의 간단한 설명]

제 1 도는 인접 칩들 사이에 바람직하지 못하고 신뢰할 수 없으며, 낭비적인 긴 와이어 본드를 사용하는 전형적인 종래의 반도체 팩키징 설계의 단면도이다. 이 도면은 긴 루우프식 와이어에 의해 상호 접속되는 2개의 다른 칩들에 의해 접해진 반도체 칩 또는 다이를 도시한 것이다. 또한, 와이어들은 칩 밑에서 상호 접속 디바이스에 접착된다.

제 2 도는 본 발명의 단면도이다. 중심칩은 제 1 도내에 방금 도시한 바와 같이 2개의 다른 칩들에 의해 접해져 있는 것으로 도시되어 있다. 그러나, 패트로우 반전 칩 캐리어는 캐리어와 칩상에 놓여 있는 상호 접속 디바이스에 각각 짝으로 되는 각각의 캐리어 밑에서 칩들을 전개시킨다.

제 3 도는 페디스틀 또는 선반부가 연장되는 캐리어의 메시부상의 도전성 접속기들의 어레이를 도시한 본 발명의 정면 사시도이다. 선반부는 장방형 헝태의 캐리어에서 4개의 주위선반 표면을 포함한다, 캐리어의 하부는 짧은 접속 와이어에 의해 캐리어에 전기적으로 결합된 단일 반도체 칩에 결합되어 있는 것으로 도시 되어 있다.

[발명의 상세한 설명]

[발명분야]

본 발명은 다수의 집적회로상에 수용되는 마이크로일렉트로닉(microelectronic)부품들의 초 조밀, 초 대규모 집적 및 웨이퍼 규모합성에 관한 것이다. 양호한 실시예의 특수한 촛점은 매우 높은 신호 처리 능력 및 매우 큰 메모리 용량을 갖고 있는 다중-칩 VHSIC 하이브리드(hybrid)를 가능케하는 능동 마이크로일렉트로닉 회로 소자의 평탄화(planar)직교 공간 최적화이다.

[배경정보]

과거 40년에 걸쳐, 전자 산업은 전자 부품의 성능을 매우 향상시켜 왔다. 열-이온 디바이스(thermo-ionic device)로부터 고상(solid state)다이오드 및 트랜지스터로의 변천은 강력한 디지탈 컴퓨터를 구성하기 위해서 회로를 초소형화시키고저 하는 노력의 제 1단계(phase)이다. 제2혁신 단계는 단일 하우징을 공유하는 소형단위(unitary)회로로 개별 고상 디바이스를 통합시키는 것을 포함하였다. 집적회로 출현전에 트랜지스터와 같은 부품들은 플라스틱 케이스 내에 각각 캡슐화(encapsulate)되었거나, 금속캔(can)내에 별도로 수용되었다. 이 단일 소자들은 일반적으로 회로기판상에 장착되었고 각각 납땜 와이어에 의해 서로 접속된 다수의 리드(lead)를 갖고 있었다. 제 1 세대의 집적회로는 절연기판상에 용착된 금속 및 유전체 막의 몇개의 교호 층상에 다수의 불연속 능동 소자들을 서로 결합시겼다. 박막 하이브리드라고 부르는 이 이전의 집적회로들은 단일체이지만 매우 강력하고 조밀하게 팩(pack)된 반도체 칩 또는 다이(die)를 포함하는 현재 집적회로의 전신이었다.

이 반도체 칩은 몇개의 수평 층들을 수직으로 통과하는 소형 금속상호접속부 또는 비아(via)에 의해 서로 결합되는 다수의 박층들이 형성되는 물질의 기부(base) 또는 기판을 포함한다. 실리콘, 게르마늄 또는 비소화 갈륨과 같은 반도체 물질은 상이한 전기적 특성을 갖고 있는 신중하게 선택된 미세 영역들을 형성하기 위해서 화학적으로 변형될 수 있다. 현재, 이 별개의 영역들은 높은 정밀도로 제조되고, 각각의 영역은 100만분의 1인치 미만인 것으로 측정될 수 있다. 상이한 도전율을 나타낸는 몇개의 영역들은 수학적 계산을 수행하거나 정보를 격납시키는 것을 도을 수 있는 디바이스를 형성하기 위해서 함께 그룹화될 수 있다. 1개의 모놀리딕(monolithic)칩의 여러층들중 1 개의 층내의 미시적으로 작은 영역 또는 구역들의 이 그룹들은 20-30년전의 부품보다 앞선 개별적으로 팩된 부품들의 최신 유사물(morden analog)이다.

각각의 전자 부품들의 단계가 계산속도 및 메모리 용량을 향상시키기 때문에, 이 부품들의 팩키징은 점점 더 중요하게 되었다. 반도체 물질 및 디바이스의 제조 또는 보다 소형화시키는데 관련된 문제점들을 해결하는 기술적 진보와 동시에 이에 수반되는 팩키징 문제점이 발생된다. 회로 부품들이 점점 더 작은 크기로 축소되기 때문에 각각의 부품을 억세싱하는 문제점은 더욱 악화된다. 백만개의 개별 능동 디바이스들이 연필 지우개의 직경보다 더 작은 공간을 점유할 정도로 집적회로가 조밀하게 팩될 때, 소형 회로소자들의 거대한 회로망과 외부 사이에서 전기 신호 형태인 정보를 교환할 때 관련된 난점들은 많아진다.

설계자가 단위 시스템내에 다수의 집적 회로들을 서로 접속시키고저 할 때 다른 복잡한 문제에 당면하게 된다. 연필 지우개의 폭보다 넓고 2/100인치(0.05cm)두께 미만인 반도체 칩은 전형적으로 폭이 약 4인치(10.2cm)인 반도체 물질의 얇은 원형웨이퍼상에 수백개가 동시에 제조된다. 모든 별개의 칩들을 웨이퍼상에 결합시키기 위한 최근의 시도는 웨이퍼 규모 집적이라는 용어를 발생시켰다. 1개의 웨이퍼상에 대략 1백만개의 능동 부품들을 각각 포함하는 수십개, 수백개 또는 수천개 또는 수백만개의 강력한 별개의 칩들을 결합시킬 수 있는 전자 디바이스는 전자공학 분야에서 상당한 기술적 도약을 이룩하게 되었다.

집적회로 및 다중집적회로 어레이 설계 및 제조시에 당면한 가장 심각한 문제점들중에는 집적회로의 내부회로로부터 외부로의 억세스 지점인 소규모 단자 또는 패드를 접속시키기 위해 가는 필라멘트 와이어를 사용한다는 해로운 결과가 있다. 이 약하고 매우 가벼운 게이지(gauge) 접속 와이어들의 직경은 전형적으로 1/1000인치(0.0025cm)이다. 이 와이어 또는 리드들을 칩의 도전성 외부 단자에 부착시키기 위한 한가지 통상적인 기술은 열압착법(thermocompression bonding)이다. 이 처리공정은 집적회로다이에 열 및 응력을 인가하는 수단을 포함한다. 본딩 왯지(bonding wedge)라고 부르는 매우 작은 왯지형 탐침 또는 공구는 현미경을 통해 관찰되어야 하고, 도전성 패드상에 본드될 와이어상에 안내된다. 패드는 통상적으로 패드를 포함하는금속 물질을 연화시키기 위해서 가열 디바이스 상에 배치되는 반도체 칩 또는 다이의 주변부에 배치된다. 본딩 왯지의 정련은 네일헤드(nailhead)또는 볼 본더(ball bonder)라고 불리워지는데, 압착 공구는 중심을 통해 패드에 와이어를 공급하는 유리 모세관으로 구성된다. 화염은 모세관의 개방 단부 외부로 돌출하는 와이어의 단부를 용융시켜, 와이어 직경의 약 2배의 직경을 갖고 있는 볼을 형성한다.

그 다음, 와이어는 모세관내에서 수축되고, 볼은 오리피스(orifice)에 대향하여 넉넉하게 지지되지만, 모세관은 패드상에서 이동되어 상당한 힘이 가해진다. 압력은 네일헤드와 유사한 형태로 된 핑평한 열압착물로 볼을 변형시킨다. 그다음, 모세관은 패드로부터 다시 당겨지고, 다이 상의 패드에 부착되는 와이어를 용융시키기 위해 화염이 다시 사용된다. 와이어 및 접촉패드는 전통적으로 금 또는 알루미늄으로 제조된다.

열압착이 수년간의 제조에 걸쳐 유용한 것으로 중증되었지만, 이 방법은 많은 단점을 갖고 있다. 수동으로 와이어 및 패드를 본딩하거나 고가의 자동화 장비의 도움에 의해 본딩할 때 발생하는 막대만 비용을 제외하더라도, 압착과 같은 소정의 기계적 접속은 여러가지 주위 환경 요인에 의해 야기된 결함에 민감하다. 소정의 제조 공정이 완전하지 않기 때문에, 몇개의 와이어 본드는 제조후에 고장나게 된다. 접속부의 단 1%가 부적합하더라도, 불량 접속부를 갖고 있는 칩을 포함하는 전체 시스템은 결과적으로 완전하게 동작할 수 없게 된다. 온도 변화로 인한 접속물질의 상이한 팽창 및 수축률은 본드를 파괴하게 된다. 주위 환경은 금속 접속부를 부식 및 파괴할 수 있는 산화와 같은 화학 처리를 개시하게 되는 화합물을 포함할 수 있다. 부속 부품의 디바이스, 취급 또는 사용중에 발생한 진동은 이 와이어 브릿지들을 떨어뜨릴 수 있다.

전자 디바이스의 수명동안 완전한 와이어 본드를 유지하는 문제점외에, 1개의 핀 또는 다수의 칩 어레이 의 접속부의 이 모우드(mode)는 모든 본드들이 완전히 제조되어 절대로 파괴되지 않더라도 문제점들이 뒤따른다. 다수의 칩들을 접속시키기 위해 필요한 다수의 와이어 본드들은 시스템 회로에 도전성 통로의 전체 길이를 길게 만든다. 이 도체들은 전력을 소모하는데, 그 이유는 이 도체들이 저항성 부품들이기 때문이다. 이 가열에 의해 증가되는 주위 온도는 관련된 집적회로의 동작을 감쇠시킬 수 있다. 이 와이어들은 불필요한 인덕턴스 및 캐패시턴스를 정확히 평형화된 회로내에 주입시킨다. 도체들 사이의 누화(crosstalk)는 전체 시스템의 성능을 심하게 감쇠시킬 수 있다. 긴 통로에서의 시간 지연은 계산능력을 감소시킨다.

최악의 문제점은 와이어들이 칩 또는 다수의 칩 어레이 부분을 함께 접속시키기 위해 사용될 때 소요되는 공간이 크다는 것이다.

거의 동일 평면내에 존재하는 2개의 지점들을 접속시키는 와이어의 각각의 스팬(span)은 루우프식의 일반적으로 포물선 길이의 만곡와이어를 필요로 한다. 와이어가 만곡될 수 있는 크기는 파열에 대한 와이어의 취약성 및 민감성에 의해 제한된다. 그밖에, 와이어 본딩 공구의 크기는 열압착부를 수용하는 접촉지점들 사이의 최소 공간을 요구한다. 이 와이어 루우프는 수평 칩 전개 밀도에 제한을 가하는데, 그 이유는 각각 의 루우프용 최소 공간이 각각의 인접 칩 사이에 제공되어야 하기 때문이다. 종래의 와이어 본딩 기술은 2 개 이상의 다이, 두께의 2개 이상의 다이 전극 제한을 부여한다 다이의 높이가 20/1000인치(0.05cm)정도이면, 와이어 본드를 제조하기에 적합한 간격을 제공하기 위해서 50밀(0.127cm)정도가 소요된다. 또한, 와이어 본드를 수용하는 패드들은 다이에서 상당한 공간을 소모한다. 각각의 패드는 와이어 본드 공구에 의해 전달되는 큰 압력을 허용하기에 충분히 크고 튼튼해야 한다. 와이어 본드들은 다이의 표면상의 귀중한 수평표면적을 소모할 뿐만 아니라, 다이의 평면 공간을 차지한다. 접속 와이어의 루우프 부분은 다이 표면에서 멀리 연장될 수 있고, 여러층의 칩 어레이 면들의 적충을 방해한다. 접속 와이어들이 능동 다이 표면 위 또는 아래에서 공간을 소모하면, 능동 회로에 수직하게 연장되는 수직 또는 직교 공간이 와이어를 돌출시키기 위해 보존되어야 한다. 이 노출된 와이어들은 조립 공정중의 물리적 충격, 진동, 극도의 온도 상승 및 손상 을 포함하는 다수의 주위 환경 위험의 영향을 받기 쉽다.

이전의 마이크로회로 접속 및 와이퍼 극모 집적에 관한 발명은 다양한 해결방법을 사용하여 수백만개의 능동회로 부품들을 결합 및 접속시킬 때의 전개 및 팩키징 문제점을 해결하고저 하였다. 라너드(Larnerd)등의 미합중국 특허 제 3,811,186 호내에는, 도체들이 기판에 부착될 때 기판 도체상에 마이크로회로디바이스를 정렬 및 지지하기 위한 방법이 기술되어 있다. 디바이스와 이들에 대응하는 도체들 사이에 배치된 성형된 가요성 절연물질은 도체들이 적합하게 정렬된 후 도체들을 부착시키기 위해 열로 함께 용융될 수 있는 단자들을 지지한다.

비비트(Beavitt)등의 미합중국 특허 제 3,825,801 호내에는, 덮개와 칩을 지지하는 기부내에 형성된 캐비티 사이에 본드된 다수의 도체들을 포함하는 집적회로 팩키지가 기술되어 있다. 이 캐비티는 기부와 절연물질의 덮개 사이에 고착되는 탄성 물질의 도전성 스트립(strip)들 사이의 제 위치에 유지되는 칩용 캐리어로서 작용한다.

하기스(Hargis)의 미합중국 특허 제 3,864,810 호내에는 납땜가능한 외부 접속부들을 갖고 있는 무도선반전(leadless inverted) 칩 캐리어와 같은 소형 세라믹 디바이스 셋트를 제조하기 위한 처리공정이 기술되어 있다. 기부 시이트(sheet)상의 몇개의 세라믹 물질층을 소성한 후, 하기스는 칩 단자들 자체보다 더욱 용이하게 외부 디바이스에 접속되는 칩용 리드를 제공하기 위해서 에폭시수지내에 매입 또는 캡슐화시킴으로서 세라믹 캐리어 상에 칩을 장착시킨다

페리노(Perrino)의 미합중국 특허 제 3,868,724 호 내에는 가요성 테이프 상에 다수의 리드 셋트를 형성함으로써 제조되는 집적 회로 칩용 접속구조가 기술되어 있다. 이 리드들은 테이프내에 형성된 구멍을 관통하고, 집적회로칩 상의 접촉부들의 패턴에 대응하는 패턴으로 배열되는 접촉부내에서 종단된다. 칩들은 접촉부에 본드된 후 에폭시 캡슐둘로 둘러싸여진다.

하틀로드(Hartleroad)등은 칩들을 자동적이고 자기적으로 정렬시키고 이들을 위에 놓여 있는 리드 프레임구조에 본드시키는 이송(transfer)탐침이 한 단부상에 반도체 플립(flip)칩을 배치시키기 위한 방법 및 디바이스에 대해서 설명하였다. 위치 설정 디바이스의 기다란 홈의 한 단부내에 플립 칩을 배치시키고, 이들을 본딩전에 칩을 적합하게 배치시키도록 자력을 사용하여 안내 레일상에 이송하기 위한 이들의 방법은 미합중국 특허 제 3,937,386 호의 주제이다.

혼(Honn)등의 미합중국 특허 제 4,074,342 호 에는, 캐리어, 회로 트랜스포저(transposer)와 LSI디바이스를 상호 접속시키기 위해 납땜 기술을 사용하는 대규모 집적회로용 전기 팩키지가 기술되어 있다. 혼 전기 팩키지는 반도체 물질과 유사한 열팽창 계수를 갖는 캐리어, 표준 단자핀 어레이 및 트랜스포저를 포함하는데, 이들은 다수의 팩키징 물질의 상이한 열팽창에 의해 야기되는 납땜 접합부 상의 기계적 응력을 제거하는 것을 청구하고 있다.

이노우에(Inoue)의 미합중국 특허 제 4,143,456 호내에는, 반도체, 디바이스 절연방법이 기술되어 있다. 이 발명은 도전성 패턴을 갖고 있는 회로 기판 및 칩을 포함하는 반도체 디바이스용 보호 덮개를 사용한다. 이노우에는 알루미늄 와이어로 회로 기관 패턴의 다이본드된 부분에 공융(eutectic) 또는 전기적으로 접속된 접착제로 칩을 고정시킨다.

앤드류스(Andrews)등의 미합중국 특허 제 4,147,889 호내에는, 도금 또는 본드된 납땜가능한 도전성 트레이스(trace)및 통로틀 갖고 있는 가요성 장착 플랜지를 갖는 얇은 유전성 접시형 칩 캐리어가 기술되어 있다. 이 트레이스 및 통로들은 전기적으로 접지되고 구조적 완전성(integrity)을 제공하는 도금 또는 방열판과 결합된다.

어곤(Ugon)의 미합중국 특허 제 4,264,917 호내에는, 집적회로디바이스용 지지부재, 외부 출력단자, 및 출력 도체 어레이를 포함하는 출력 패드 및 전기 절연 캡슐 덮개를 갖고 있는 집적 회로 디바이스용 플랫 팩키지가 기술되어 있다. 이 발명은 두께 및 표면적이 감소되어 있는 1개 이상의 집적 회로용 팩키지를 제공하도록 지지 웨이퍼 상에 배열된 접촉 아일런드를 포함한다.

상술한 발명들중 어느것도, 와이어 본드와 같은 칩 상호접속에 제공되는 칩 어셈블리는 높은 부분으로부터 발생되어 소모되는 평평하고 직교하는 공간의 문제점을 해결하지 못한다. 이 종래의 방법 또는 디바이스들중 어느것도, 능동 반도체 부품들의 초고밀도를 달성하는 모든 복잡한 형태들을 제공하는 효율적이고 포괄적인 해결방법을 제공하지 못한다. 이 문제점에 대한 이러한 해결 방법은 근 30년 동안 반도체 및 집적 회로 산업이 오랫동안 느껴온 필요한 경험을 만족시키게 되었다.

다이의 평평하고 직교하는 공간의 상당한 부분을 낭비하지 않고서 유효한 칩-내부 상호 접속부 및 칩-칩 상호접속부를 제조하기 위한 실용적이고 신뢰할 수 있는 수단은 마이크로일레트로닉스 분야내의 주요한 발전을 이룩하게 되었다. 반도체 다이의 제조자들은 현재 기술 상태를 매우 능가하는 속도로 정보를 처리할 수 있고 오늘날의 대부분의 조밀하게 팩된 형태보다 많은 양의 데이타를 저장할 수 있는 집적회로를 제조하기 위해 이러한 혁신적인 설계를 사용할 수 있었다. 이러한 발명은 이상적으로 다양한 계산 시스템과 상호 작용하여 동작하기에 적합하게 되었고. 광범위한 동작 조건 및 시스템 응용에 걸쳐 일괄적이고 신뢰성있게 실행하게 되었다. 또한, 초 대규모 집적 마이크로 회로는 슈퍼컴퓨터 및 궤도 방어 시스템(orbital defense system)의 엄격한 요구 조건을 만족시키게 되었다

항공우주 마이크로일렉트로닉 설계자들이 우주 방어 시스템용 궤도내의 매우 강력하고 매우 소형인 집적 회로를 전개할 수 있게 하는 발명은 전자공학 분야내의 주요한 기술적 발전을 이룩하게 되었다.

[발명의 요약]

본 발명의 목적은 이 주요한 기술적 발전의 달성을 돕기 위한 것이다. 패트로우 반전 칩 캐리어는 이전의 개별 접속된 다중 집적 회로 시스템을 소형화하는 신호 처리 및 메모리용량을 갖는 단일 웨이퍼상에 칩 어레이를 형성하기 위해서 집적회로 설계자들이 집적회로들을 함께 접속시킬 수 있게 한다. 본 발명은 다음에 설명 및 청구한 웨이퍼 규모 합성 기술을 사용하여 현재 기술 상태를 초대규모 집적(VLSI)능력을 능가하여 더 높은 범위의 초 조밀 초대규모 집적(ELSI)으로 확장시킨다.

각각의 칩 어셈블리 및 이의 반전 칩 캐리어는 한쌍의 인접 계단(staircase)과 유사한 횡단면을 갖는다. 이 캐리어는 페디스틀(pedestal)또는 말단 부분이 연장되는 상부 메사(mesa)부를 포함한다. 장방형으로 구성된 캐리어의 경우에, 말단 부분은 4개의 말단 선반 표면(peripheral ledge surfaces)을 포함한다. 미 페디스틀의 하부는 접촉되어, 반도체 칩을 수용한다. 이 반도체 칩 또는 다이는 반전 칩 캐리어의 하부를 향해 상향 대면하는 능동 회로표면을 갖는다. 반도체 칩은 장방형 칩의 상부의 연부에서의 도전성 단자 또는 패드의 어레이를 통해 전기적으로 억세스된다.

이 칩 입/출력단자들은 캐리어의 선반부를 둘러싸고, 패드에 접착되는 짧고 가는 와이어에 의해 캐리어에 전기적으로 결합된다. 수평 금속층은 칩으로 칩 및 칩으로부터의 전기 신호를 캐리어의 내외로 전달하기 위해 선반 표면상의 패드 외부의 캐리어 내부로부터 연장된다 유전성 캐리어내의 수직 도전성 포스트는 수평층에 결합되고, 메사부분의 상부 표면상에 전개된 접속기 어레이까지 신호를 이송한다. 메사부분의 상부는 수용하는 칩으로부터 가장 멀리 떨어져 배치된 캐리어 표면이다 캐리어 밑에서 칩으로부터 떨어져 대면하는 접속기들의 어레이는 칩을 향해 대면하는 상호 접속 디바이스의 수용 표면상의 동일한 접속기 어레이와 짝으로 된다. 상호 접속 디바이스는 1개의 칩 내의 다수의 부품들사이에 링크를 제공하거나 상이한 칩들 사이에 접속을 제공한다.

다수의 칩들을 서로 접속시킴으로써, 웨이퍼 상의 다수의 반도체 다이들 또는 칩들은 완전한 웨이퍼 규모 재구성을 실현하기 위해서 결합될 수 있다.

이 혁신적인 형태는 칩의 능동회로의 주변부로부터 칩의 능동회로상에 놓여 있는 공간까지 종래의 디바이스내에서 와이어 본드의 방향을 바꾼다. 칩의 주변부내에 놓여 있고 칩의 능동 회로상에 놓여 있는 공간으로의 칩-내부 및 칩-칩 상호 접속부의 이 재배치는 집적 회로 어셈블리용으로 팩키징 공간을 최적화시키고, 설계자가 인접 칩들 사이의 와이어 본드에 의해 한번 소모되는 공간을 상당히 절약하기 때문에 반도체 디바이스에 대한 이론적 밀도 제한에 접근할 수 있게 한다. 본 발명은 능동 반도체 회로용 다중-칩 어레이의 평평한 모든 공간을 비축하고, 능동 회로의 평면상 또는 이 평면에 직교하는 크기로 비효율적인 상호 접속 공간을 제거한다. 이 중요하고 새로운 집적회로 어셈블리 설계는 팩키징 기준을 최적화시킬 뿐만 아니라, 최소한의 귀중한 칩-내부 공간에서 인접칩들을 다수의 수평층으로 적층하게 한다.

그러므로 본 발명의 목적은 소정 크기내에서 능동 집적 회로 디바이스의 밀도를 최대화시키는 초소형 전자 상호접속용 디바이스를 제공하기 위한 것이다.

본 발명의 다른 목적은 종래에 불가능한 웨이퍼 규모 합성 설계를 실용적이고 가격면에서 효율적이 되게 하기 위해서 칩내의 회로들을 접속시키거나 다수의 상이한 칩들내지 회로들을 접속시키는 간단하고 신뢰할 수 있는 수단을 제공하기 위한 것이다.

본 발명의 또다른 목적은 시판중인 다이 또는 칩들 및 팩키징 기술을 사용하여, 다수의 단도체 다이들을 접속시키는 수단을 제공하기 위한 것이다.

본 발명의 다른 목적은 상호 접속 와이어의 통로 길이가 크게 증가함으로써 발생하는 전달 지연 시간의 상당한 단축으로 인해 시스템 속도가 증가되는 칩 어레이를 제공하기 위한 것이다.

또한, 본 발명의 목적은 다수의 긴 와이어 본드의 제거가 소모적이고 저항성인 상당한 가열 소오스를 필요로 하지 않기 때문에, 설계자가 전력 소모를 상당히 감소시키는 장점을 취할 수 있게 하는 칩 캐리어를 제공하기 위한 것이다.

본 발명의 다른 목적은 용이하게 검사, 조사, 번-인(burn-in) 및 수리될 수 있는 칩 캐리어의 패턴상에 다수의 칩들을 함께 장치하는 방법을 제공하기 위한 것이다.

본 발명의 또 다른 목적은 칩-대-칩 입/출력 요구 조건을 최소화시키는 칩 전개 기법을 제공하기 위한 것이다.

본 발명의 다른 목적은 제한된 와이어 본드들을 보호 영역내에 배치시킴으로써 물리적 손상으로부터 와이어 본드를 보호하는 집적회로를 결합시키기 위한 기술을 제공하기 위한 것이다.

다음에 청구된 본 발명의 또다른 목적은 집적회로 어셈블리내의 다수의 기다란 와이어 접속기들을 결합시키는 종래의 디바이스에 의해 유도되는 해로운 부수적인 캐페시턴스 및 인덕턴스를 제거하는 마이크로일렉트로닉 상호 접속용 디바이스를 제공하기 위한 것이다.

본 발명의 다른 목적은 궤도(orbital)주위환경내에 경제적으로 배치될 수 있는 시스템을 제조하기 위해서 집적회로 시스템의 질량을 감소시키기 위한 것이다.

이하, 첨부도면을 참조하여 본 발명에 대해서 상세하게 기술하겠다.

[양호한 실시예의 설명]

제 1 도는 바람직하지 못한 와이어 본드를 사용하는 종래 형태를 도시한 것이다 종래의 칩 어셈블리(10)는 능동 회로 표면(14)를 각각 갖고 있는 반도체 칩(12a, b, c)를 포함한다. 각각의 칩 또는 다이(12)는 칩 어셈블리(10)을 외부 인터페이스단자(도시하지 않음)에 접속시키기 인해 유전체층(18, 20, 22)및 도전층(24,26)을 교대로 포함하는 상호 접속 디바이스(16)상부에 수용된다. 금속 포스트(28)은 수평 도전층 또는 평면 (24,26)을 종래의 와이어 본드 패드(30)으로 상향 연장시킨다. 긴 루우프식 와이어(32)를 상호 접속디바이스(16)의 상부 표면 상에 배열된 패드(30)에 접속시키기 위해 열압착 기술이 사용된다. 긴 루우프식 와이어(32)들은 칩 접착 패드(34)에서 칩(12a, b, c)에 결합된다.

제 2 도는 본 발명의 구성이 동일한 3개의 칩(12a, b, c)를 상호 접속시키기에 적합할때 실현되는 상당한 장점을 도시한 것이다. 패트로우 반전 칩 캐리어(35)의 기능 및 장점을 실행하는 새롭고 진보된 칩 어셈블리(36)은 개량된 변형 상호 접속 디바이스(37)과 제 1 도에 도시한 것과 동일한 3 개의 칩(12a, b, c)사이에 삽입되고, 칩을 각각 인터페이싱시키는 새로운 캐리어(35a, b, c)를 포함한다. 각각의 칩(12a,b,c)는 캐리어 (35a,b,c)밑의 제위치내에 유지된다. 각각의 칩(12a, b, c)와 캐리어(35a, b, c)사이의 경계영역은 각각의 다이 또는 칩(12)의 능동회로(14)의 최상부층을 포함하는 인터페이싱 면이다.

변형 상호 접속디바이스(37)은 제 1 도에 도시한 바와 같은 종래의 상호 접속 디바이스(16)과 유사한데, 본 발명내에서 사용된 상호 접속 디바이스(37)은 유전체층(38, 40, 42) 및 도전층(44,46)을 교대로 포함한다. 양호한 실시예내에서, 유전체층은 2개 이상의 금속충에 의해 분리되는 세라믹, 이산화실리콘, 사파이어 또는 폴리아미드 물질로 제조된다.

종래 설계내에 사용된 상호 접속 디바이스(16)과 다음에 청구된 본 발명내에서 사용된 상호 접속 디바이스의 주요한 차이는 본 발명의 양호한 실시예내의 내부 도체(47)이 수평층(44,46)을 캐리어(35a, b, c)와, 칩 (12a,b, c)에 대면하는 상호 접속 디바이스(37)의 하부 표면에 매입(embedded) 되거나 그렇지 않으면 기계적으로 부착되는 다수의 접속기(48)에 결합시킨다는 것이다. 이 접속기(48)은 박막 폴리아미드 데칼(decal)에 초음파 접착되는 도전성 알루미늄 패드로 될 수 있다. 다른 방법으로는, 이 접속기들은 압착 인듐-금도트(dot)또는 열 리플로우드(thermally reflowed) 땜납 범프(bump)로 될 수 있다. 또한, 접속기(48)은 종래의 핀 및 소켓디바이스로 될 수 있다.

각각의 칩 캐리어(35a,36b,35c)는 메사부(52)및 메사부로부터 외향으로 연장되는 선반부(54)를 포함한다. 상호접속디바이스(37)의 하부 표면상의 접속기 어레이(48)은 각각의 칩(12a, b, c)용 각각의 메사부(52)의 최상부 인터페이스 표면(52')상의 대웅하는 대체가능한 접속기(50) 어레이와 등록관계로 인터페이스 하도록 배열된다. 각각의 캐리어(35a, b, c)의 최상부표면상에 수용되는 각각의 대응 접속기(50)은 선반 표면(54)의 선반부(54')상에 배열되어 도전성 단자(56)에 전기적으로 결합되는 내부 캐리어 도체(51)에 링크된다. 전기신호들은 짧고 비교적 곧은 와이어 접속기(58)에 의해 각각의 칩(12a,b,c)로부터 선반단자(56)을 통해 [제 1 도내의 참조번호(34)와 동일한]도전성 패드(60)으로 이송된다.

제 3 도는 상호 접속 디바이스(37)에 부착되기 전의 서브-어셈블리(39)내의 캐리어(35)및 칩(12)를 사시도 형태로 도시한 것이다

제 1 도는 측정된 수평 칩-내부 공간(A)를 도시한 것이다. 현재 VLSI시스템용으로 전형적인 300 × 240 × 25밀)의 종래 다이크기를 가정하면, 이 칩-내부 또는 다이 내부 공간 거리(A)는 최소한 다이 높이의 4배이고, 통상적으로 제 1 도에 도시한 예와 같은 종래의 팩키징 어레이에서 100밀을 초과한다. 이 큰 갭은 긴 루우프식 와이어(32)를 각각의 패드(30, 34)에 접속시켜야 하는 와이어 본드 공구(도시하지 않음)를 수용하기 위해서 필요하게 된다. 제 2 도에서, 인접 칩들 사이의 칩-내부 공간(A)는 약 4 내지 10밀로 상당히 감소되었다. 이 개량점은 전체 크기에 걸쳐 필요없는 공간을.감소시킨다.

루우프식 와이어에 의해 소모되는 부수적인 공간은 제 1도 내에 크기 B로 표시되어 있다. 고가이고 필요없는 직교공간, 즉 각각의 칩(12a, b, c)의 능동회로(14)의 평면에 수직으로 연장되는 부수적인 체적은 제 2 도에 도시한 바와 같이 본 발명에 의해 제거된다. 제 1 도내에서, 소모되는 직교 공간은 약 15밀로 계산된다.

종래 설계시 각각의 칩(12a,b,c)에 의해 요구되는 전체 유효크기는 다이가 300×240×25밀인 경우에 400×340×50밀로 된다. 종래 설계 및 본 발명에 의해 단일칩용으로 요구된 평평한 유효 공간은 제 1도와 제 2 도내에 크기 C 로 표시되어 있다. 제 1 도에 도시한 종래 설계에 의해 소모되는 평평한 공간 또는 수평 면적은 동일한 칩을 사용하는 본 발명에 의해 취해진 평면적보다 90%더 크다. 종래의 설계는 패트로우 설계를 실행하는 형태에 의해 요구된 크기보다 90% 더 큰 크기를 필요로 한다 패트로우 반전 칩 캐리어는 본 분야에 숙련된 설계자가 현재 시판중인 칩을 취하고, 이 새로운 캐리어내에 이 칩을 배치시키며, 비어있는 다이 크기에 비해 평면적 영역이 3%만 중가하는 경우에 능동 회로용으로 유용한 크기를 65%만큼 상당한 증가를 실현할 수 있게 한다.

지금까지, 특정한 양호한 실시예를 참조하여 본 발명에 대해서 상세하게 기술하였지만, 본 분야에 숙력된기술자들은 본 발명의 원리 및 범위를 벗어나지 않고서 본 발명을 여러가지 형태로 변형시키거나 개량할 수 있다.

Claims (22)

1. 다수의 메사 인터페이스 장치를 갖고 칩의 상부 표면에 장착되는 메사부, 상기 메사부로부터 외향으로 연장되고 상기 다수의 선반 인터페이스 수단을 갖고 있는 최소한 1개의 선반부, 및 다수의 메사 인터페이스 수단에 선택적으로 전기적으로 결합되어 있는 다수의 캐리어 내부 도체를 포함하고, 상기 선반 인터페이스 수단이 다수의 결합 와이어에 전기적으로 결합되며 각각의 상기 와이어가 해당 회로 인터페이스 수단 에 결합되며, 상기 캐리어 내부 도체들이 상기 다수의 선반 인터페이스 수단에 선택적으로 전기적으로 결합되므로써 각각의 상기 회로 인터페이스 수단이 상기 메사 인터페이스 수단들 중 한 수단에 전기적으로 결합되는 것을 특징으로 하는 마이크로일렉트로식 칩에 제공되는 회로 인터페이스 수단에 전기적으로 결합시키기 위한 마이크로일렉트로닉 칩 인터페이스 장치.
2. 제 1 항에 있어서, 상기 메사 인터페이스 수단이 다수의 도전성 접착 패드인 것을 특징으로 하는 장치.
3. 제 1 항에 있어서, 상기 메사 인터페이스 수단이 다수의 금속 핀 접속기인 것을 특징으로 하는 장치.
4. 제 1 항에 있어서, 상기 메사 인터페이스 수단이 다수의 압착 도전성 도트인 것을 특징으로 하는 장치.
5. 제 4 항에 있어서, 상기 다수의 압착 도전성 도트가 열리플로우 공융 물질로 제조되는 것을 특징으로 하는 장치.
6. 제 1 항에 있어서, 상기 선반 인터페이스 수단이 다수의 도전성 접착 패드인 것을 특징으로 하는 장치.
7. 제 1 항에 있어서, 상기 다수의 캐리어 내부 도체들이 다수의 수평 캐리어 내부 도체에 전기적 및 기계적으로 결합된 다수의 수직 캐리어 내부 도체를 포함하는 것을 특징으로 하는 장치.
8. 칩 인터페이스디바이스를 갖고 있고 능동 회로표면을 갖고 있는 반도체 칩 ; 상부 표면에 다수의 메사 인터페이스 디바이스를 갖고 하부 메사 표면을 상기 능동 회로 표면에 장착되는 메사부, 선반 인터페이스 수단을 갖고 장기 능동회로 표면을 따라 상기 메사부로부터 외향으로 연장되는 최소한 1개의 선반부, 및 다수의 상기 메사 인터페이스 수단에 선택적으로 전기적으로 결합되는 다수의 캐리어 내부 도체를 포함하고, 상기 선반 인터페이스 수단이 다수의 칩-선반 결합 수단으로 상기 칩 인터페이스 수단에 전기적으로 결합되는 상기 캐리어 내부 도체가 다수의 선반 인터페이스 수단에 선택적으로 전기적으로 결합되어 있는 캐리어 장치 ; 및 다수의 교호 하이퍼캐리어 유전체 및 도전층, 메사 인터페이스 수단을 수용하고 상기 수단에 전기적으로 결합되도록 등록 관계로 배치된 하이퍼캐리어 인터페이스 수단을 포함하는 하이퍼캐리어상호 접속 수단을 포함하고, 상기 도전층이 다수의 출력 단자들에 선택적으로 전기적으로 결합되고, 상기도전충이 상기 하이퍼캐리어 인터페이스 수단에 선택적으로 전기적으로 결합되는 다수의 내부 수직 하이퍼 캐리어 도체에 선택적으로 전기적으로 결합되는 것을 특징으로 하는 마이크로일렉트로닉 상호접속 어셈블리를 제공하기 위한 장치,
9. 제 8 항에 있어서, 상기 칩 인터페이스 수단이 상기 칩의 상기 능동회로 표면 주변부 주위의 다수의 도전성 입/출력 패드인 것을 특징으로 하는 장치.
10. 제 8 항에 있어서. 상기 메사 인터페이스 수단이 상기 칩-선반 결합 수단에 결합하기에 적합한 다수의 도전성 접착 패드인 것을 특징으로 하는 장치.
11. 제 8 항에 있어서, 상기 메사 인터페이스 수단이 다수의 금속, 핀, 접속기인 것을 특징으로 하는 장치.
12. 제 8 항에 있어서, 상기 메사 인터페이스 수단이 다수의 압착 도전성 도트인 것을 특징으로 하는 장치.
13. 제 12 항에 있어서, 상기 압착 도전성 도트들이 인듐-금합금으로 제조되는 것을 특징으로 하는 장치.
14. 제 8 항에 있어서, 상기 선반 인터페이스 수단이 상기 칩-선반 결합 수단에 접속하기에 적한한 다수의 접착 패드인 것을 특징으로 하는 장치.
15. 제 8 항에 있어서, 상기 칩-선반 결합 수단이 다수의 접착 와이어인 것을 특징으로 하는 장치.
16. 제 8 항에 있어서, 상기 다수의 캐리어 내부 도체들이 다수의 수평 캐리어 내부 도체에 전기적 및 기계적으로 결합된 다수의 수직 캐리어 내부 도체를 포함하는 것을 특징으로 하는 장치.
17. 제 8 항에 있어서, 상기 하이퍼캐리어 도전층들이 에칭된 금속막인 것을 특징으로 하는 장치.
18. 제 8 항에 있어서, 상기 하이퍼캐리어 유전체층들이 에폭시된 세라믹 슬레브인 것을 특징으로 하는 장치.
19. 제 8 항에 있어서, 상기 다수의 하이퍼캐리어 인터페이스 수단이 다수의 도전성 패드인 것을 특징으로 하는 장치.
20. 제 8 항에 있어서, 상기 다수의 하이퍼캐리어 인퍼페이스 수단이 다수의 금속 핀 접속기인 것을 특징으로 하는 장치.
21. 제 8 항에 있어서, 상기 다수의 하이퍼캐리어 인터페이스 수단이 다수의 압착 도전성 도트인 것을 특징으로 하는 장치.
22. 제 21 항에 있어서, 상기 압착 도전성 도트들이 인듐-금합금으로 제조되는 것을 특징으로 하는 장치.

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