KR900008868B1 - 저항성 접촉을 갖는 반도체 장치의 제조방법 - Google Patents

Abstract

내용 없음.

Description

저항성 접촉을 갖는 반도체 장치의 제조방법

제1도는 스태틱램의 셀 구조도.

제2a도-제2d도는 본 발명에 따른 실시예의 제조 공정도.

제3a도-제3d도는 본 발명에 따른 다른 실시예의 제조 공정도.

본 발명은 반도체 장치의 제조방법에 관한 것으로 특히 실리사이드와 다결정실리콘층을 접속할 때 층간의 접속저항을 줄이기 위한 반도체 제조방법에 관한 것이다.

현재 널리 쓰이고 있는 스태틱램(Static Random Access Memory)의 표준셀은 4개의 트랜지스터와 2개의 부하저한을 가지고 있으며 제1도와 같이 구성된다.

제1도를 참조하면 전원공급전압 VCC와 접지 VSS사이에 한쌍의 직렬로 접속된 고저항과 모오스트랜지스터(R1, T1), (R2, T2)가 접속되어 있고 이들 고저항과 모오스 트랜지스터의 접속 노오드점(1), (2)은 서로 각 모오스 트랜지스터의 게이트(3), (4)에 크로스 되게 접속되며 이들 노오드점(1), (2)과 비트라인(BL), (BL) 사이의 게이트가 워드라인(WL)에 접속된 모오스 트랜지스터 T3,T4가 연결되어 있다.

이들 스태틱램에 사용되는 트랜지스터의 게이트(3), (4)는 실리사이드 또는 다결정실리콘층 상부에 실리사이드를 형성시킨 폴리사이드 구조로 형성되며 부하저항(R1), (R2)은 다결정실리콘으로 형성된다.

종래 트랜지스터의 실리사이드게이트와 다결정실리콘저항의 접속방법은 게이트를 형성하고 절연막층을 상부에 형성한 후 절연막층에 접속창을 형성하고 다결정실리콘층을 형성했다. 그러나 접속창 형성 시 절연막층을 완전히 에칭하여 깨끗한 상태에서 실리사이드 위에 다결정 실리콘층을 도포한다 하더라도 다결정실리콘의 도포하는 조건에 따라서 정확한 저항성 접촉(Ohmic Contact)을 만들지 못하고 수십Ｋ 이상의 높은 저항이 형성된다.

상기와 같이 실리사이드와 다결정실리콘의 접속저항이 매우 높은 경우는 전원공급전압 VCC로부터 부하저항 R1,R2를 통해 흐르는 전류가 접속부 저항에 의해 제한을 받게 되므로 제1도의 트랜지스터 T1,T2,T3,T4로 빠져나가는 누설전류를 보상하지 못하고 메모리상태에 있는 데이터의 에러를 발생시키는 문제점이 있었다.

따라서 본 발명의 목적은 실리사이드와 다결정실리콘층간의 접속부가 낮은 저항의 접속저항을 갖는 반도체장치의 제조방법을 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 자세히 설명한다.

제2a도-제2d도는 제1도의 저항과 다결정실리콘의 부하저항으로 사용하는 실시예의 제조공정도이다.

제2a도를 참조하면 실리콘 반도체기판(10)상에 트랜지스터의 게이트산화막층 형성을 위한 산화막층(11)을 형성하고 게이트 산화막층(11)상에 게이트 형성을 위하여 인을 도핑한 다결정실리콘층(12)과 실리사이드층(13)을 순차적으로 도포하며 통상의 사진식각 방법으로 다결정실리콘(12)과 실리사이드층(13)으로 형성되는 폴리사이드의 게이트(14)를 형성한다.

그 다음 상기 폴리사이드의 게이트(14)와 기판상부 전면에 산화 절연막층(15)을 형성하고 절연막층(15) 상에 포토레지스트(16)를 도포하여 접속창형성을 위한 패턴을 형성한다.

그 다음 통상의 에칭방법으로 접속창(17)을 형성한 후 상기 포토레지스트를 이온주입 마스크로하여 기판전면에 높은 도우즈(Does)의 이온주입을 하므로써 접속창부위의 실리사이드에 높은 도우즈의 이온주입을 한다.

그 다음 포토레지스트(16)를 제거하고 부하저항 부분이나 소자를 형성하기 위한 다결정실리콘층(18)을 형성한다.

상기에서는 다결정실리콘층(18)과 폴리사니드 게이트(14)에 접속저항을 줄이기 위해서 접속부위의 실리사이드 부분에서만 높은 도우즈로 이온주입을 하였다.

제3a도-제3c도는 다결정실리콘층과 폴리사이드 게이트에 점속저항을 줄이긱 위한 다른 실시예이며 제2a도-제2d도와 동일한 부분에 대하여서는 동일한 부호를 사용하였다.

제3a도를 참조하면 실리콘 반도체 기판(10)상에 트랜지스터의 게이트 산화막층 형성을 위한 산화막층(11)을 형성하고 게이트 산화막층(11) 상에 게이트형성을 위하여 인을 도핑한 다결정실리콘층(12)과 실리사이드층(13)을 순차적으로 도포한 후 높은 도우즈의 이온주입을 한다.

그 다음 제3b도를 참조하면 통상의 사진식각 공정으로 폴리사이드의 게이트(14)를 형성하고 기판상부 전면에 산화절연막층(15)을 형성하며 절연막층(15)상의 포토레지스트(16)를 제거한다.

그 다음 제3c도에 도시한 바와 같이 부하저항부분이나 소자를 형성하기 위한 다결정실리콘층(18)을 형성한다.

상기 제2a도-제2d도의 공정이나 제3a도-제3c도의 공정을 거친 다결정실리콘과 실리사이드 접속부의 접속저항은 [표 1]에 도시한 바와 같이 현격한 감소를 보인다.

[표 1]

상기에서는 스태틱램의 게이트와 부하저항부분의 실리사이드와 다결정실리콘층의 접속부분을 실시예로 설명하였으나 스태틱램이외의 모든 실리사이드와 다결정 실리콘접속 부위에도 사용하여 상기와 같은 결과를 얻을 수 있음은 이 분야의 통상의 지식을 가진자는 쉽게 이해할 수 있을 것이다.

상술한 바와 같이 본 발명은 실리사이드층에 높은 도우즈와 이온주입을 한 후 다결정실리콘층을 형성하므로써 두 층간의 낮은 오믹콘택(Ohmic Contact)저항을 얻을 수 있고 이 콘택 부위에서 전류 손실을 줄일 수 있다.

또한 본 발명은 접속저하을 낮춤으로써 스태틱램에서 실리사이드 게이트와 다결정실리콘 부하저항간의 접속저항이 너무 높아서 전원 공급전압으로부터 부하저항을 통해 흐르는 전류를 제한하게 되어 트랜지스터로 빠지는 누설전류를 보상하지 못해 일어나던 데이터손실(Data Fail)의 확률을 줄일 수 있다.

Claims (3)

1. 기억용모오스트랜지스터의 게이트에 연결된 다결정실리콘을 부하저항으로 사용하는 스태틱램셀에 있어서, 반도체 기판상에 상기 기억용 모오스트랜지스터의 게이트 산화막을 형성하는 제1공정과, 상기 게이트 산화막상에 제1다결정실리콘층(12)과 실리사이드층(13)을 순차적으로 제2공정과, 상기 제1다결정실리콘층(12) 및 실리사이드(13)층을 선택 식각하여 상기 기억용모오스 트랜지스터의 게이트 패턴을 형성하는 제2공정과, 상기 반도체 기판의 전면에 산화절연막층(15)을 도포한 다음 상기 실리사이드층(13)의 상부에 접속창(17)을 형성하는 제4공정과, 상기 접속창(17)을 통하여 고농도의 엔형 이온불순물을 주입하는 제5공정과, 상기 반도체 기판 전면에 제2다결정실리콘층(18)을 침적시키는 제6공정이 연속적으로 구비되어 있음을 특징으로 하는 스테이틱 램의 저항성 접촉영역 형성방법.
2. 제1항에 있어서, 상기 제1다결정실리콘층(12) 및 실리사이드층(13)이 상기 기억용모오스 트랜지스터의 게이트 물질이 됨을 특징으로 하는 스테이틱램의 저항성 접촉영역 형성방법.
3. 제1항에 있어서, 상기 제2다결정실리콘층(18)이 상기 기억용모오스 트랜지스터의 게이트와 접촉되는 저항소자가 됨을 특징으로 하는 스테이틱램의 저항성 접촉영역 형성방법.

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