[go: up one dir, main page]

KR900007917B1 - 시모스를 이용한 입력보호회로 - Google Patents

시모스를 이용한 입력보호회로 Download PDF

Info

Publication number
KR900007917B1
KR900007917B1 KR1019870011639A KR870011639A KR900007917B1 KR 900007917 B1 KR900007917 B1 KR 900007917B1 KR 1019870011639 A KR1019870011639 A KR 1019870011639A KR 870011639 A KR870011639 A KR 870011639A KR 900007917 B1 KR900007917 B1 KR 900007917B1
Authority
KR
South Korea
Prior art keywords
diode
protection circuit
input
input pad
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
KR1019870011639A
Other languages
English (en)
Other versions
KR890007493A (ko
Inventor
이보현
현 이
장득수
Original Assignee
삼성반도체통신 주식회사
강진구
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성반도체통신 주식회사, 강진구 filed Critical 삼성반도체통신 주식회사
Priority to KR1019870011639A priority Critical patent/KR900007917B1/ko
Publication of KR890007493A publication Critical patent/KR890007493A/ko
Application granted granted Critical
Publication of KR900007917B1 publication Critical patent/KR900007917B1/ko
Expired legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

시모스를 이용한 입력보호회로
제1도는 종래의 입력보호 회로도.
제2도는 종래의 확산저항을 이용한 입력보호회로의 단면도.
제3도는 종래의 트랜지스터를 이용한 입력보호회로도.
제4도는 본 발명의 시모스를 이용한 입력보호회로의 블럭도.
제5도는 본 발명의 상세회로도.
제6도는 제5도의 회로를 집적시킨 반도체의 단면도이다.
본 발명은 시모스를 이용한 입력보호회로에 관한 것으로, 특히 전원 비인가시 입력이 플로팅되어 정전기가 발생할 때는 능동소자로 작동되고, 전원인가시 정상동작을 할때는 수동소자로 작용하여 전원 비인가시게이트의 절연막과 입력보호회로의 파괴를 방지하는 시모스를 이용한 입력보호회로에 관한 것이다.
인체 또는 포장재료에 충전된 정전기가 반도체 장치를 통해 방전하면서 높은 입력전압이 발생한다. 특히, 사람이 반도체장치를 취급하면서 인체에 충전된 정전기가 정전방전(Electrostatic discharge)에 의해 절연층이 파괴되는 것은 잘 알려진 사실이다.
제1도는 시모스 트랜지스터의 게이트 절연층의 파괴를 방지하기 위한 종래의 입력보호회로이다.
입력패드와 내부회로 사이에 저항(R1)과 전원(VDD) 및 접지에 각각 접속된 다이오드(D1-D2)가 연결되었다.
저항(R1)이 확산 저항일 경우 상기 입력보호회로를 반도체칩상에 구현한 단면도가 제2도이다.
전원(VDD)과 접지사이에 전원이 인가되지 않고 입력 패드와 접지사이에 정전기가 다이오드(D2)에 역방향으로 발생하면, 다이오드(D2)는 역 항복현상이 발생되어 입력 패드와 접지 사이의 정전방전에 의해 저항(R1) 또는 다이오드(D2)의 접합이 파괴된다.
이때, 전원(VDD)은 플로팅(Floating)상태이다. 또한, 입력패드와 전원(VDD)사이에 상기와 마찬가지로 다이오드(D1)에 역방향의 정전기가 발생하면, 전원(VDD)과 입력패드 사이의 정전방전에 의해 저항(R1) 또는 다이오드(D1)의 접합이 파괴된다. 이때, 접지가 플로팅상태이다.
제2도에 있어서, N-형 기판상에 형성된 P형 영역(21)은 확산저항(R1)에 대응하는 것이고, P형 영역(22)은 P-웰이며, 상기 P-웰(22)내에 N형 영역(23) 및 P형 영역(24)에 의해 형성되는 PN접합은 다이오드(D2)에 대응하고, N-기판상에 N형 영역(25) 및 P형 영역(26)에 의해 형성되는 PN접합은 다이오드(D1)에 대응되는 것이다.
제3도는 펀치스루(Punch Through) 트랜지스터를 사용한 종래의 입력보호회로도이다. N모오스 펀치스루 트랜지스터(T1)의 게이트와 입력패드 사이에 저항(R2)과 다이오드(D3)가 연결되어 있다.
입력패드에 고전압이 걸리면 N모오스 트랜지스터(T1)에 전원(VDD)과 접지 사이에 전원이 인가되지 않고, 입력 패드와 접지사이에 정전기가 다이오드(D2)에 역방향으로 발생하면, 다이오드(D2)는 역 항복현상이 발생되어 입력패드와 접지 사이의 정전방전에 의해 저항(R1) 또는 다이오드(D2)의 접합이 파괴된다. 이때, 전원(VDD)은 플로팅 (Floating)상태이다.
또한, 입력패드와 전원(VDD)사이에 상기와 마찬가지로 다이오드(D1)에 역방향의 정전기가 발생하면, 전원(VDD)과 입력패드 사이의 정전방전에 의해 저항(R1) 또는 다이오드(D1)의 접합이 파괴된다.
제3도는 펀치스루(Punch through) 트랜지스터를 사용한 종래의 입력보호회로도이다. N모오스 펀치스루 트랜지스터(T1)의 게이트와 입력패드 사이에 저항(R2)과 다이오드(D3)가 연결되었다.
입력패드에 고전압이 걸리면 N모오스 트랜지스터(T1)에 펀치스루가 발생하여 입력패드에서 저항(R2) 및 트랜지스터(T1)를 통해 접지로 전류가 흐른다. 따라서, 고전압에 의한 내부회로의 파괴를 방지할 수 있다. 다이오드(D3)는 펀치스루 트랜지스터(T1)의 구조상 기생적(Parastic)으로 형성되는 다이오드를 사용할수도 있으므로 입력패드와 내부회로 사이에 저항(R2)과 펀치스루 트랜지스터(T1)만으로 입력보호회로를구성할 수 있다. 그러나, 접지가 플로팅되는 경우 입력패드에 높은 양전압이 걸리면 상기한 바와 마찬가지로 소자가 파괴되는 문제점이 있었다. 따라서, 본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로서, 시모스를 이용한 정전기방지회로를 사용하여 전원 비인가시 정전기에 의한 입력게이트 절연막과 입력보호회로의 파괴를 방지하는 시모스를 이용한 입력보호회로를 제공함에 그 목적이 있다.
이하에 첨부된 도면에 의거하여 본 발명의 실시예를 상세히 설명한다.
제4도는 본 발명의 블럭도로서, 종래의 시모스 입력보호 회로에 정전기 방지회로(40)를 연결 구성하였다.
제5도는 제4도의 정전기방지회로(40)를 P형 모오스 트랜지스터(T2)와 N형 모오스 트랜지스터(T3)를 이용하여 만든 회로이다.
입력패드와 접속된 저항(R3)에 다이오드(D5, D6)의 애노우드와 캐소오드를 각각 연결하고, 또한 P형 및 N형 모오스 트랜지스터(T2, T3)의 드레인을 연결하며, 접지에 접속된 다이오드(D6)의 애노우드를 N형 모오스 트랜지스터(T3)의 소오스에 연결하고, 전원(VDD)에 접속된 다이오드(D5)의 캐소오드를 P형 모오스 트랜지스터(T2)의 소오스에 연결 구성하였다.
상기 구성된 회로의 동작을 설명하면 다음과 같다.
먼저, 전원(VDD)과 접지사이에 전원이 인가되지 않을 때 입력패드와 전원(VDD)사이에 정전기가 발생하고, 접지가 플로팅되어 있는 경우, 입력패드와 전원(VDD) 사이에 다이오드(D5)의 역방향으로 고전압이 인가되면 다이오드(D5)가 역 항복현상을 일으키기 전에 P모오스 트랜지스터(T2)가 펀치스루된다. 이때, 고전압에 의해 발생된 전류는 트랜지스터(T2)와 저항(R3)을 통해 전원(VDD)에서 입력 패드쪽으로 흐른다.
그러나, 고전압이 다이오드(D5)에 순방향으로 인가되면 다이오드(D5)가 온이되어 저항(R3) 및 다이오드(D5)를 통해 입력패드에서 전원(VDD)쪽으로 전류가 흐른다.
다음에, 입력패드와 접지사이에 정전기가 발생하고, 전원(VDD)이 플로팅되는 경우 즉, 입력패드와 접지사이에 다이오드(D6)에 역방향으로 고전압이 인가되면 다이오드(D6)가 역항복현상을 일으키기 전에 N모오스 트랜지스터(T3)가 펀치스루된다. 따라서, 입력패드와 접지사이에 인가된 고전압은 저항(R3) 및 트랜지스터(T3)를 통해 입력 패드에서 접지쪽으로 흐른다.
입력패드와 접지 사이에 다이오드(D6)의 순방향으로 고전압이 인가되면, 다이오드(D6)가 온이되어 입력패드와 접지 사이에 인가된 고전압에 의한 전류는 저항(R3)및 다이오드(D6)를 통해 접지에서 입력패드쪽으로 흐른다.
전원(VDD)과 접지사이에 전원이 인가되는 경우를 살펴보면 다음과 같다.
입력패드에 양의 고전압이 걸리면 입력패드에서 다이오드(D5)를 통해 전원(VDD)으로 전류가 흐른다.
또한, 트랜지스터(T3)의 펀치스루전압이 다이오드(D5)를 온시키는 전압과 같거나 작으면 트랜지스터(T3)는 펀치스루되어 전류는 다이오드(D5)와 트랜지스터(T3)를 통해 전원(VDD)과 접지로 각각 흐른다.
입력패드에 음의 고전압이 걸리면 다이오드(D6)가 온이된다.
또한 P모오스 트랜지스터(T2)의 펀치스루 전압이 다이오드(D6)를 온시키는 전압과 같거나 작으면 트랜지스터(T2)는 펀치스루되어 전류는 전원(VDD)과 접지쪽에서 트랜지스터(T2)와 다이오드(D6)를 통해 입력패드쪽으로 흐른다.
상기한 바와같이 정전기 방지회로(40)는 전원(VDD)과 접지사이에 전원이 인가되지 않을 경우 정전기로부터 내부 회로의 트랜지스터의 절연막 및 입력보호회로의 저항(R3) 및 다이오드(D5, D6)의 접합을 보호할 수 있다.
상기 구조에서 다이오드(D5, D6)를 별도로 첨가하지 않고, 전원인가시 트랜지스터(T2, T3)의 구조상 기생적(Parastic)으로 형성되는 다이오드를 사용할 수도 있다. 따라서 제5도에서 다이오드(D5, D6)없이 입력패드와 내부회로 사이에 저항(R3) 및 트랜지스터(T2, T3)만으로 입력보호회로를 구성할 수도 있다.
제6도는 제5도의 단면도를 나타낸 것으로, 저항(R3)을 확산저항을 사용하였으며, 트랜지스터(T2, T3)의 게이트로 폴리게이트를 사용하였다.
N-기판상에 형성되어 있는 P형 영역(61)은 확산저항(R3)에 대응하고, P-영역(62)은 P-웰로서 이 P-웰(62)에 형성되어 있는 N+형 영역(63, 64)은 N형 모오스 트랜지스터(T3)의 드레인, 소오스 영역에 대응하며, N-기판상에 형성되어 있는 P+형 영역(65, 66)은 P형 모오스 트랜지스터(T2)의 드레인, 소오스 영역에 각각 대응된다.
본 발명에 의하면, 전원 비인가시 정전기로부터 입력게이트의 절연막과 입력보호회로의 저항파괴를 방지하여 소자를 재사용할 수 있다.

Claims (1)

  1. 입력패드에 접속된 저항(R3) 및 다이오드(D5, D6)를 포함하여 구성된 입력보호회로에 있어서, P모오스 트랜지스터(T2)의 소오스와 게이트를 상기 다이오드(D5)의 캐소오드에 연결하고, N모오스 트랜지스터(T3)의 소오스와 게이트를 상기 다이오드(D6)의 애노우드에 연결하며, 트랜지스터(T2, T3)의 드레인을 접속하여 상기 다이오드(D5, D6)의 접속점과 저항(R3) 및 내부회로에 연결하는 것을 특징으로 하는 시모오스를 이용한 입력 보호회로.
KR1019870011639A 1987-10-20 1987-10-20 시모스를 이용한 입력보호회로 Expired KR900007917B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019870011639A KR900007917B1 (ko) 1987-10-20 1987-10-20 시모스를 이용한 입력보호회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019870011639A KR900007917B1 (ko) 1987-10-20 1987-10-20 시모스를 이용한 입력보호회로

Publications (2)

Publication Number Publication Date
KR890007493A KR890007493A (ko) 1989-06-20
KR900007917B1 true KR900007917B1 (ko) 1990-10-23

Family

ID=19265315

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870011639A Expired KR900007917B1 (ko) 1987-10-20 1987-10-20 시모스를 이용한 입력보호회로

Country Status (1)

Country Link
KR (1) KR900007917B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101128897B1 (ko) * 2010-01-11 2012-03-27 매그나칩 반도체 유한회사 반도체 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101128897B1 (ko) * 2010-01-11 2012-03-27 매그나칩 반도체 유한회사 반도체 장치

Also Published As

Publication number Publication date
KR890007493A (ko) 1989-06-20

Similar Documents

Publication Publication Date Title
US5615073A (en) Electrostatic discharge protection apparatus
US5925922A (en) Depletion controlled isolation stage
US6479872B1 (en) Dynamic substrate-coupled electrostatic discharging protection circuit
KR0159451B1 (ko) 반도체장치의 보호회로
KR850005736A (ko) Cmos 직접회로
US5814865A (en) Bimodal ESD protection for DRAM power supplies and SCRs for DRAMs and logic circuits
KR900001398B1 (ko) 양방성 입출력 셀
US6323523B1 (en) N-type structure for n-type pull-up and down I/O protection circuit
JP3559075B2 (ja) Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置
KR100613819B1 (ko) 실리콘 온 인슐레이터 래치 업 펄스 방사선 검출기
US5543649A (en) Electrostatic discharge protection device for a semiconductor circuit
KR900007917B1 (ko) 시모스를 이용한 입력보호회로
US6084272A (en) Electrostatic discharge protective circuit for semiconductor device
KR960032678A (ko) Cmos 회로를 갖춘 반도체 장치와 그 제조 방법
KR960039345A (ko) 입력 보호 회로 및 반도체 집적 회로의 제조 방법
JP3439624B2 (ja) Ｃｍｏｓ集積回路の保護回路、および保護機能を備えたｃｍｏｓ集積回路
KR0151075B1 (ko) 반도체장치의 정전 방전 보호회로
JP3114338B2 (ja) 半導体保護装置
JP3038744B2 (ja) Ｃｍｏｓ型半導体集積回路装置
JPH1168043A (ja) Ｅｓｄ保護回路
JPS61264754A (ja) 半導体集積回路装置
JP3070095B2 (ja) 入出力保護回路
KR100494143B1 (ko) 반도체장치의 필드트랜지스터 구조
JPS62208655A (ja) 半導体装置
JP3036905B2 (ja) 相補型ｍｉｓ半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

N231 Notification of change of applicant
PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

R17-X000 Change to representative recorded

St.27 status event code: A-5-5-R10-R17-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

FPAY Annual fee payment

Payment date: 20040331

Year of fee payment: 15

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 15

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20051024

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20051024

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000