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KR900006464B1 - 버어스트 게이트 펄스를 출력 할 수 있는 동기신호 분리 집적회로 - Google Patents

버어스트 게이트 펄스를 출력 할 수 있는 동기신호 분리 집적회로 Download PDF

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KR900006464B1
KR900006464B1 KR1019870005178A KR870005178A KR900006464B1 KR 900006464 B1 KR900006464 B1 KR 900006464B1 KR 1019870005178 A KR1019870005178 A KR 1019870005178A KR 870005178 A KR870005178 A KR 870005178A KR 900006464 B1 KR900006464 B1 KR 900006464B1
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circuit
signal
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김영생
신명철
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삼성전자 주식회사
강진구
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Abstract

내용 없음.

Description

버어스트 게이트 펄스를 출력 할 수 있는 동기신호 분리 집적회로
제1도는 본 발명에 따른 블럭도.
제2도는 본 발명에 따른 제1도의 구체 회로도.
제3도 (3a)-(3c)는 제2도의 구체회로도에서 합성비디오 신호를 클램프 시키는 예의 각부의 동작파형도.
제4도 (4a)-(4f)는 제2도의 구체회로도에서 수평동기 신호를 분리해내는 각부의 동작파형도.
제5도 (5a)-(5c)는 제2도의 구체회로도에서 수직동기 신호를 분리해내는 각부의 동작파형도.
제6도는 (6a)-(6d)는 제2도의 구체회로도에서 수평 및 수직동기 신호를 합성하는 합성동기 출력회로의 각부의 동작파형도.
제7도(7a)-(7h)는 제2도의 구체회로도에서 버어스트 게이트 펄스를 발생하는 각부의 동작파형도
* 도면의 주요부분에 대한 부호의 설명
1 : 제1인버어터회로 2 : 수평동기필터회로
3 : 제1클램프회로 4 : 수평동기 분리회로
5 : 수평동기 지연 보상회로 6 : 수평동기 출력회로
7 : 수직동기 필터회로 8 : 비교회로
9 : 비교전압 발생회로 10 : 수직동기 출력회로
11 : 합성동기 출력회로 12 : 제2인버어터회로
13 : 제2클램프회로 14 : 버어스트 게이트펄스 발생회로
본 발명은 디지탈 영상 시스템에 관한 것으로, 특히 정방향 합성비디오 신호를 외부로 부터 입력시켜 고품질의 수평동기 신호와 수직동기 신호를 얻어내고, 또한 상기 수평과 수직동기 신호가 합성된 합성동기 신호와 버어스트 기간만을 검출하기 위한 버어스트 게이트 펄스를 동시에 분리 출력할 수 있는 집적회로에 관한 것이다.
정방향 합성비디오 신호를 사용하는 영상 시스템에서는 수평과 수직 및 합성동기 신호등과 같은 기준 동기신호 외에도 영상 PLL 블록에 사용되는 버어스트 게이트 펄스가 필요하게 된다. 상기 버어스트 게이트펄스에 대해 구체적으로 기술하면 영상 시스템에서는 수신 색신호의 기준신호인 3.58MHZ을 발생하는 국부발진기가 필요(시스템에 따라 14.32MHZ를 분주하기도 한다)로 하고, 그리고 PLL(Phase Lock Loop)회로에 의해 입력되는 합성 영상신호의 버어스트 신호와 상기 국부발진기로 부터 출력되는 신호의 위상을 PLL처리에 의해 고정 일치시키게 된다.
그리고 색상처리를 하기 워해서는 상기 국부발진기 발진신호를 상기 합성 영상신호의 칼라신호와 비교하여 색을 결정하도록 되어 있는데, 이때도 또한 상기 국부발진기의 발진주파수의 위상과 합성 영상신호의 버어스트 신호와 일치시켜야 한다
상기한 바와같이 합성 영상신호의 버어스트 신호와 발진주파수의 위상을 일치시키기 위한 기술을 중요한것으로 알려져 있으며 이를 위해 버어스트 신호의 위치를 알려주는 펄스신호가 필요하게 되는데, 상기 펄스신호가 바로 버어스트 게이트 펄스신호이다.
종래의 영상 시스템에서 합성 영상신호의 버어스트 신호와 국부발진신호와 위상을 일치시키기 위해 이산(Discrete) 및 연산중폭기(OP) 앰프를 사용한 회로를 동기회로의 외부에 구성시켜 버어스트와 같은 주파수 및 듀티를 갖는 신호 발생으로 실제 입력되는 영상신호의 버어스트 신호와 위상을 맞추어 왔었다. 이때 사용되는 회로가 개별소자로 구성되어 있으므로 시스템의 가격 상승요인이 될뿐만 아니라 또다른 동기회로를 부가하지 않는한 입력합성 비디오 신호의 버어스트 신호와 정확한 위상을 맞추기 어려웠으며 주변영향의 원인으로 왜형이 쉽게 일어나 버어스트 게이트 펄스의 품질을 떨어뜨리는 문제점이 있었다.
따라서 본 발명의 목적은 기준동기 신호인 수평 및 수직동기 펄스와 합성동기 신호외에도 버어스트 게이트 펄스를 출력할 수 있도록 만일 칩으로 집적화하고 상기 단일 칩에 의한 집적화에 의해 시스템의 PCB면적 감소 효과 및 공수절감을 할 수 있고, 정확한 고품질의 동기신호들을 제공하여 안정된 영상 시스템을 구현할 수 있는 회로를 제공함에 있다.
상기 목적을 수행하기 위한 본 발명은, 입력 합성 비디오 신호의 위상을 반전시키는 제1인버어트회로와, 상기 제1인버어트회로의 출력신호로 부터 고주파 신호를 제거하기 워한 수평동기 필터회로와, 상기 수평동기 필터회로의 출력 신호에서 수평동기 신호를 분리하기 쉽도록 클램프하는 제1클램프회로와, 상기 제1클램프 회로에서 클램프된 신호에서 수평동기 신호를 분리시키기 위한 수평동기 분리회로와, 상기 제1클램프회로에서 클램프된 신호의 지연을 보상하는 수평동기 지연보상회로의, 상기 수평동기 분리회로에서 분리된 수평동기 신호와 수평동기 지연 보상회로의 출력신호에 의해 지연이 보상된 수평동기 신호를 TTL (Transistor Transistor Logic) 레벨의 신호로 변환하여 출력하는 수평동기 출력회로와, 상기 제1클램프회로의 출력에서 수평동기 신호 및 등화펄스를 제거하고 수직동기 신호만 통과시키는 수직동기 필터회로와, 상기 수직동기 필터회로의 통과된 수직신호와 입력되는 비교전압과 비교하여 수직동기를 분리해내는 비교회로와, 상기 비교회로에 상기 수직동기 필터로 부터 출력되는 수직동기 신호와 비교를 위한 비교전압을 공급하는 비교전압 발생회로와, 상기 비교회로에서 분리한 수직동기 신호를 TTL레벨로 출력하는 수직동기 출력회로와, 상기 비교회로에서 출력되는 수직동기 신호와 상기 수평동기 지연 보상회로의 지연이 보상된 수평동기 신호를 합성하여 출력하는 합성동기 출력회로와, 상기 수평동기 출력회로의 수평동기 신호의 위상을 반전시키는 제2인버터회로와, 상기 제2인버터 회로에서 반전되어 출력되는 수평동기 신호를 일정전압의 TTL 레벨로 클램프하는 제2클램프회로와, 상기 제2클램프회로에서 클램프된 수평동기 신호로 부터 버어스트 게이트 펄스를 발생시키는 버어스트 게이트 펄스 발생회로로 구성된 것을 특징으로 한다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다. 제1도는 본 발명에 따른 블럭도로써, 합성비디오 신호단(a)으로 입력되는 입력합성 비디오 신호의 위상을 반전시키는 제1인버어터회로 (1)와, 상기 제1인버어터회로(1)의 출력신호에서 고주파 신호를 제거하는 수평동기 필터회로(2)와, 상기 수평동기 필터회로(2)의 출력신호에서 수평동기 신호를 분리하기 위해 클램프하는 제1클램프회로(3)와, 상기 제1클램프회로(3)에 의해 클램프된 신호로 부터 수평동기를 분리하는 수평동기 분리회로(4)와, 상기 제1클램프회로(3)에 의해 클램프된 신호의 지연을 보상하는 수평동기 지연 보상회로(5)와, 상기 수평동기 분리회로(4)에서 출력되는 수평동기 신호를 상기 수평동기 지연 보상회로(5)에 의해 지연이 보상된 수평동기 신호를 TTL레벨의 수평동기 신호로 변환하여 출력하는 수평동기 출력회로(6)와, 상기 제1클램프 회로(3)의 출력신호로 부터 수평동기 신호 및 등화펄스를 제거하는 수직동기 필터회로(7)와, 상기 수직동기 필터회로(7)로 부터 출력되는 신호와 입력되는 기준 비교전압과 비교하여 수직동기를 분리해내는 비교회로(8)와, 상기 비교회로(8)에 상기 수직동기 필터회로(7)의 출력신호와 비교를 위한 기준전압을 공급하는 비교전압 발생회로(9)와, 상기 비교회로(8)에서 분리한 수직동기 신호를 TTL 레벨의 수직동기 신호로 출력하는 수직동기 출력회로(10)와, 상기 비교회로(8)의 출력 수직동기 신호와 상기 수평동기 분리회로(4)에서 분리되고 수평동기 지연보상 회로(5)에 의해 지연이 보상된 수평동기 신호를 합성하여 출력하는 합성동기 출력회로(11)와,상기 수평동기 출력회로(6)의 수평동기 신호의 위상을 반전 시키는 제2인버어터회로(12)와, 상기 제2인버어터 회로(12)에서 반전된 수평동기 신호를 일정 전압으로 클램프하는 제2클램프회로(13)와, 상기 제2클램프 회로(13)에서 클램프된 수평동기 신호로 부터 버어스트 게이트 펄스를 발생시키는 버어스트 게이트 펄스 발생회로(14)로 구성된다.
상기 구성에 따른 본 발명의 실시예를 기술하면, 합성 비디오신호단(a)으로 입력되는 합성 비디오 신호는 제1인버어터회로(1)를 통하면서 역상으로 위상이 바뀌어 수평동기 필터회로(2)로 입력하며, 상기 수평동기 필터회로(2)에서 수평 및 수직동기의 분리시에 발생된 불필요한 고주파 성분이 제거되고, 상기 역방향비디오 신호는 제1클램프회로(3)에 입력되어 동기분리가 용이하도록 일정 전압으로 클램프 된다.
상기 제1클램프회로(3)에서 클램프된 비디오 신호는 수평동기 분리회로(4)와 수평동기 지연 보상회로(5)및 수직동기 필터회로(7)에 각각 입력된다. 상기 수평동기 분리회로(4)에 의해 분리된 수평동기 신호는 수평동기 지연보상 회로(5)의 출력에 따라 보상되어 수평동기 출력회로(6)에 입력되며, 상기 수평동기 출력회로(6)에서는 지연이 보상된 수평동기 신호가 TTL레벨로 변환되어 수평동기 출력단자(Oh)로 출력된다.
한편, 수평동기 지연 보상회로(5)를 통해 지연이 보상된 수평동기 신호는 합성동기 출력회로(11)로 입력된다. 또한 상기 제1클램프회로(3)에서 클램프되어 수직동기 필터회로(7)로 입력된 고주파가 제거된 비디오 신호는 수평동기 신호와 등화펄스가 제거된 적분기 전압으로 바뀌어 비교회로(8)에 입력된다.
상기 비교회로(8)에서는 비교전압 발생회로(9)에 의해 발생된 기준전압과 비교 되어진다. 상기 비교회로(8)에서 비교되어 출력된 수직동기 신호는 합성동기 출력회로(11)와 수직동기 출력회로(10)에 각각 입력되며, 상기 수직동기 출력회로(10)에 입력된 수직동기 신호는 통상 사용할 수 있는 TTL 레벨로 수직동기 출력단자(Ov)로 출력된다.
상기 수평동기 분리회로(4)의 출력은 수평동기 지연 보상회로(5)의 출력에 의해 지연을 보상시킨 수평동기 신호와 상기 비교회로(8)의 출력인 수직동기 신호를 합성동기 출력회로(11)를 통해 합성시켜 합성동기 출력단자(Oc)로 합성동기 신호가 발생된다.
한편 출력단자(Oh)로 출력된 지연이 보상된 수평동기신호(이하 "수평동기신호"로 약함)는 제2인버어터회로(12)에서 역상으로 바뀌어 제2클램프회로(13)에서 일정 전압으로 클램프된다. 상기 클램프된 역상 수평동기 신호는 버어스트 게이트 발생회로(14)로 입력되어 버어스트 게이트 펄스 출력단자(Oc)로 안정된 고품질의 버어스트 게이트 펄스를 발생하게 된다.
제2도는 본 발명에 따른 제1도의 구체회로도이다. 도면중 Q1-Q46은 트랜지스터, R1-R55는 저항, C1-C5는 캐패시커, VCC는 전원전압, VBB는 TTL레벨의 5볼트 전원을 표시한 것이다.
이중 저항 R12, R32-R35, R47, R54, R55와 캐패시터 C1-C5는 본 발명에 따른 집적회로의 외부에 접속하는 외부소자이다.
제1도의 블럭도중 제1인버어터회로(1)는 제2도의 합성비디오- 신호단(a)을 트랜지스터 Q1의 베이스에 연결하고 트랜지스터 Q1-Q7과, 저항 R1-R6, R8-R11로 구성된 부분이며, 수평동기 필터회로(2)는 저항R7과 캐패시터 C1으로 구성된 부분이고, 제1클램프회로(3)는 저항 Rl2, R13과 트랜지스터 Q8 및 캐패시터 C2로 구성된 부분이다.
수평동기 분리회로(4)는 저항 R14-R16 및 트랜지스터 Q9-Q11로 구성된 부분이며, 수평동기 지연 보상회로(5)는 트랜지스더 Q14-Ql7, Q24와 저항 R17, R18, R24, R33 및 캐패시더 C3로 구성된 부분에 대응하고, 수평동기 출력회로(6)는 트랜지스터 Q12, Q13과 저항 R32에 대응하며, 상기 트랜지스터 Q12, Q13의 콜렉터 단에 수평동기 출력단자(Oh)가 연결된다.
수직동기 필터회로(7)는 트랜지스터 Q18-Q23과 저항 R19-R23, R25 및 캐패시터 C4와 대응하며, 비교회로(8)는 트랜지스터 Q29, Q30 및 저항 R27-R29에 대응하며, 비교전압 발생회로(9)는 저항 R30, R31과 대응하고, 수직동기 출력회로(10)는 트랜지스터 Q28 및 저항 R35에 대응하며, 상기 트랜지스터 Q28의 콜렉터에 수직동기 출력단자(Ov)가 연결된다.
합성동기 출력회로(11)는 트랜지스터 Q25-Q27과 저항 R26, R34에 대응하고, 상기 트랜지스터 Q26의 콜렉터에 합성동기 출력단자(Oc)가 연결된다.
제2인버어더회로(12)는 트랜지스터 Q31-Q37과 저항 R36-R46에 대응하며, 상기 수평동기 출력회로(6)의 출력단(Oh)을 상기 트랜지스터 Q31의 베이스에 연결된다.
제2클램프 회로(13)는 트랜지스터 Q38 및 저항 R47, R48에 대응하며, 버어스트 게이트 펄스 발생회로(14)는 트랜지스터 Q39-Q46 및 저항 R49-R55와 캐패시터 C5에 각각 대응하며, 상기 트랜지스터 Q42, Q43의 콜렉터에 버어스트 게이트 펄스 출력단자(Og)가 연결된다
제3도 (3a)-(3c)는 합성 비디오 신호의 제1클램프 회로(3)에서의 클램핑에 따른 동작파형도이며, 제4도(4a)-(4f)는 수평동기 분러회로(4)에서 수평동기 분리에 따른 제2도의 각부의 동작파형도이며, 제5도 (5a)-(5c)는 수직동기 필터회로(7)에서 수직동기 분리에 따른 제2도의 각 부분의 동작파형도이며, 제6도(6a)-(6d)는 합성동기 출력회로(11)에서 합성동기 신호 출력에 따른 제2도의 각 부분의 동작파형도이고, 제7도 (7a)-(7h)는 버어스트 게이트 펄스발생회로(14)에서의 버어스트 게이트 펄스발생에 따른제2도의 각 부분의 동작파형도를 나타낸 것이다.
따라서 본 발명의 구체적 일 실시예를 제2도 및 제3도 (3a)-(3c), 제4도 (4a)-(4f) 및 제5도 (5a)-(5c)와 제6도 (6a)-(6d), 제7(7a)-(7h)의 파형도를 참조하여 상세히 설명하면, 우선, 수평동기신호를 분리 출력하는 회로구성의 동작을 제3도 (3a)-(3c)와 저4도 (4a)-(4f)의 파형도를 참조하여 설명한다.
제3도(3a)에 표시한 정방향 합성 비디오신호(3a)가 제2도 제1인버터회로(1)의 트랜지스터 Q1의 베이스로 입력되면 트랜지스터 Q3의 콜렉터에 제3도 (3b)의 (3b)와 같은 위상이 반전된 파형이 출력하게 된다.
상기 위상이 반전된 비디오 신호는 수평동기 필터회로(2)의 캐패시터 C1과 저항 R7을 통하면서 고주파 성분이 제거되어 제1클램프회로(3)의 캐패시터 C2, 저항 R12, R13, 트랜지스터 Q8를 지나 수평동기 분리회로(4)의 트랜지스터 Q9의 베이스에 제3도(3c)의 파형과 같이 클램프 전압(3d)의 레밸로 클램핑 된다.
상기 제3도의 (3c)와 같이 클램프된 역방향 비디오신호가 클램프 전압(3d)와 같을때 즉, 수평동기 신호기간일때만 제2도 구체회로도의 트랜지스터 Q9가 "온(ON)"되므로 트랜지스터 Q9의 콜렉터에는 제4도(4c)와 같은 파형이 출력되게 된다.
제4도 (4a)는 입력된 정방향 합성 비디오 신호이며, 파형(4a)는 버어스트 신호이고, 4b는 수평동기 펄스를 각각 나타내고 있다.
따라서 상기 트랜지스터 Q9의 콜렉터 파형인 제4도 (4c)신호는 수평동기 분리회로(4)의 트랜지스터 Q10의 베이스와 수평동기 지연 보상회로(5)의 트랜지스터 Q16, Q24의 베이스 및 수직동기 필터회로(7)의 트랜지스터 Q18의 베이스 그리고 제4도 (4c)신호는 트랜지스터 Q12의 베이스 표현과 동상이다. 왜냐하면 수평동기 분리회로(4)에 입력된 트랜지스터 Q9의 콜렉터 파형은 트랜지스터 Q10의 베이스에 입력되고 상기 트랜지스터 Q10의 콜렉터의 상태는 반전되고 이 신호가 트랜지스터 Q11의 베이스에 입력되며 상기 트랜지스터Q11이 콜렉터의 반전 상태가 트랜지스터 Q12의 베이스로 입력되므로 동상이 된다.
따라서 수평동기 분리회로(4)의 트랜지스터 Q11 베이스에 제4도(4b)와 같이 나타난다. 또한 상기 트랜지스터 Q9의 콜렉터 파형인 제4도의 (4c)파형은 상기한 바와같이 수평동기 지연 보상회로(5)의 트랜지스터 Q16 베이스로 입력되므로 제4도의 파형(4c)가 "로우(Low)"이면 트랜지스터 Q16은 "오프(OFF)"되고, 캐패시터 C3에는 시상수 τ1=R33×C3를 가지고 제4도(4d)파형과 같이 캐패시더 C3의 충전값이 트랜지스터 Q15를 "온"시킬 수 있는 전압상태로 필시 트랜지스터 Q15는 "온"상태가 된다. 상기 (4d)의 파형이 "로우"에서 "하이(High)"상태로 바뀌면 트랜지스터 Q16은 "온"상태가 되어 캐페시터 C3는 제4도(4d)와 같이 방전을 시작하고, 상기 캐패시터 C3전압이 트랜지스터 Q15의 턴-온(Turn-ON) 전압보다 낮아지면 트랜지스터 Q15는 "온"상태에서 "오프"상태로 바뀌게 된다.
제4도(4d)의 파형(4c)는 트랜지스터 Q15의 턴-온 전압을 나타내며, 파형(4d)는 캐패시터C3의 충방전파형을 나타낸다. 또한 파형(4e)는 트랜지스터 Q13의 베이스 파형 즉, 수평동기 출력회로(6)의 입력신호를나타낸다.
상기 수평동기 출력회로(6)는 상기 트랜지스터 Q12와 Q13 및 저항 R32로 구성된 노아(NOR)게이트로 되어 있어 수평동기 출력회로(6)의 트랜지스터 Q12, Q13의 베이스에 제4도(4c)와 (4e)가 입력되면 (4f)와같이 수평동기 지연 보상회로(5)에서 수평동기 지연이 보상된 수평동기 신호 출력이 수평동기 출력단자(Oh)를 통해 출력된다.
다음으로 제2도의 구체회로도와 제5도 (5a)-(5c)의 파형도를 참조하여 수직동기 신호 분리예의 동작관계를 구체적으로 설명하면, 상기 수평동기 분리회로(4)의 트랜지스터 Q9의 콜렉터에서 출력된 제4도(4c)파형은 수직동기 필터회로(7)의 트랜지스터 Q18의 베이스로 입력된다.
제4도(4c)의 파형이 "하이"전압 일때는 트랜지스터 Q18이 "온"되고, "로우"전압 일때는 트랜지스터 Q18이 "오프"된다
따라서 트랜지스터 Q21의 에미터에는 트랜지스터 Q18의 베이스 파형과 위상이 반대인 역방향 비디오 신호가 나타나게 된다.
제5도(5a)의 파형은 입력신호인 정방향 합성 비디오 신호의 수직블랭킹 기간을 나타낸 것으로 여기서(5a)와 (5c)는 등화펄스 기간을 나타내며,(5b)는 수직동기 펄스기간을 나타낸다.
역방향 비디오 신호가 저항 R25 및 캐패시터 C4로 이루어진 수직동기 필터인 적운기를 통과하면 펄스유지기간이 긴 수직동기 펄스기간인 (5b)기간 동안만 비교전압 발생회로(9)의 비교전압[제5도 (5b)의 파형(5e)]보다 큰 전압이 발생되어 제5도(5b)와 같은 파형을 나타내게 된다. 여기서 파형(5e)은 비교전압 발생회로(9)의 비교전압을 나타내며, (5d)는 수직동기 펄스 기간동안의 적분기 전압을 나타낸다.
상기 적분기 전압은 비교회로(8)의 트랜지스터 Q29의 베이스에 입력되고, 비교전압 발생회로(9)의 비교전압은 비교회로(8)의 트랜지스터 Q30의 베이스에 입력된다.
따라서 제5도(5b)에서와 같이 적분기 파형(5d)가 비교전압(5e)보다 클때 즉, 수직동기 펄스 기간동안만 수직동기 출력회로(10)의 트랜지스터 Q28이 "오프"되어 수직동기 출력단자(Ov)를 통해 제5도 (5c)의 파형(5f)와 같이 수직동기 신호가 TTL레벨로 출력하게 된다.
상기한 바와같이 수직동기 출력단자(Ov)로 등화펄스 및 수평동기 펄스가 제거된 고품질의 수직동기 신호를 정방향 합성 비디오 신호로부터 분리 출력해 낼 수 있다.
제2도의 구체회로도와 제6도 (6a)-(6d)의 파형도를 참조하여 수직동기 신호와 지연이 보상된 수평동기 신호의 합성신호인 합성동기 신호를 얻는 동작관계를 상세히 설명하면, 상기의 수평동기 지연 보상회로(5)의 트랜지스터 Q17과 수평동기 분리회로(4)의 트랜지스터 Q9의 콜렉터 파형을 입력으로 하는 수평동기 지연 보상회로(5)의 트랜지스터 Q24 및 저항 R24에 의한 상태가 상기 트랜지스터 Q24의 콜렉터에서 합성동기출력회로(11)의 트랜지스터Q25의 베이스에 제6도의 (6b)와 같은 파형이 입력되고, 합성동기 출력회로(11)의 또 하나의 입력인 수직동기 신호는 비교회로(8)의 트랜지스터 Q30의 콜렉터에서 제6도의 (6c)가 합성동기 출력회로(11)의 트랜지스더 Q27베이스로 입력된다.
제6도(6a)파형은 제5도(5a)파형과 동일 파형이다. 합성동기 출력회로(11)의 트랜지스터Q25와 Q26, Q27 및 저항 R26과 R34는 "오아(OR)" 게이트를 형성하므로 제6도의 (6b)와 (6c)를 "오아"시키면 파형(6d)와 같은 수평 및 동기신호가 합성된 합성동기 신호가 합성동기 신호 출력단자(Oc)를 통해 TTL레벨로 출력하게 된다. 제6도(6c)파형은 트랜지스터 Q27베이스로 입력되는 수직동기 신호를 나타낸다.
다음은 제2도의 구체회로도와 계7도(7a)-(7h)의 파형도를 참조하여 버어스트 게이트 펄스 발생회로(14)의 동작관계를 상세히 설명하면, 상기 수평동기 출력회로(6)의 트랜지스터(Q12, Q13)의 콜렉터인 수평동기 신호출력단자(On)로 출력되는 지연이 보상된 수평동기 신호는 제2인버어터 회로(12)의 트랜지스터Q 31의 베이스로 입력된다.
제7도의 (7a)는 제4도의 (4a)와 동일 파형이며, 제7도의 (7b)는 제4도의 (4f)와 동일 파형인 지연이 보상된 수평동기 신호이다.
상기 제2인버어터회로(12)의 트랜지스터 Q31의 베이스에 입력된 수평동기 신호는 트랜지스터 Q32, Q33의 구동으로 상기 트랜지스터 Q33의 콜렉터에 위상이 바뀐 역상으로 나타나며, 제2클램프회로(13)의 저항 R47, R48 및 트랜지스터 Q38에 의해 일정 전압으로 클램프된 뒤 버어스트 게이트 펄스 발생회로(14)의 트랜지스터 Q39 베이스로 입력되어 트랜지스터Q39의 콜렉터에 제7도(7c)와 같이 제7도(7b)보다는 약간 지연된 파형으로 출력된다.
상기 버어스트 게이트 펄스 발생회로(14)의 트랜지스터 Q39의 콜렉터 파형은 트랜지스터Q40 베이스에 입력되고 상기 트랜지스터 Q39의 콜렉터의 출력을 트랜지스터 Q46의 베이스로 입력되며, 상기 트랜지스터 Q40베이스로 입력된 파형은 트탠지스터 Q40의 콜렉터에서 반전되어 나타나서 트랜지스터 Q42 베이스에 제7도의 파형(7g)과 같이 나타나게 된다. 한편 상기 트랜지스터 Q39의 콜렉터 출력으로 트랜지스터 Q46의 베이스로 입력된 파형인 제7도의 (7c)가 "로우"상태이면 트랜지스터 Q46은 "오프"가 되고, 캐패시터 C5는 시상수 τ2=R55×C5를 갖고 충전을 시작한다. 상기 캐패시터 C5의 충전전압이 트랜지스터 Q45를 턴-온 시킬 수 있는 전압에 말하면 트랜지스터 Q45는 "온" 상태가 된다.
제7도의 (7c)가 "하이"상태로 바뀌면 트랜지스터 Q46은 "오프"에서 "온"으로 상태가 바뀌며, 상기 캐패시터 C5는 방전하기 시작한다. 상기 캐패시터 C5의 방전전압이 트랜지스터Q45의 턴-온 전압보다 더 낮게되었을때 트랜지스터 Q45는 "오프"상태가 되어 게7도(7e)와 같은 파형이 트랜지스터 Q45의 콜렉터에 나타난다.
즉, 제7도(7d)의 파형(7c)는 캐패시터 C5의 충방전 파형을 나타대며, 파형(7d)는 트랜지스더 Q45의 턴-온 전압을 나타대고 있다.
그러므로 트랜지스터 Q44의 콜렉터에는 제7도(7f)와 같은 파형이 출력된다. 트랜지스터 Q42, Q43 및 저항 R54는 "노아(NOR)"게이트를 구성하고 있으며, 상기 입력된 두 파형 즉, 제7도의 (7f)와 (7g)에 의해(7h)와 같은 고품질의 안정된 버어스트 게이트 펄스가 버어스트 게이트 펄스 출력단자(Og)를 통해 출력하게 된다.
상술한 바와같이 수평동기 신호 및 수직동기 신호와 합성동기 신호를 출력해 낼 뿐만 아니라 고품질의 버어스트 게이트 펄스도 출력할 수 있으며, 합성비디오 신호를 입력신호로 사용하여 동기신호를을 분리 출력하기 때문에 동기 문제가 제거되고 버어스트 게이트 펄스도 출력되므로 외부회로의 감소 및 안정된 버어스트 게이트 펄스를 얻을 수 있어 원가절감 및 정확한 디지탈 영상 시스템을 구현할 수 있는 장점이 있다.

Claims (1)

  1. 합성 비디오 신호로 부터 수평동기 신호와 수직동기 신호 및 합성 동기신호와 버어스트 게이트 펄스를 동시에 출력하는 집적회로에 있어서, 상기 합성비디오 신호단(a)으로 입력되는 입력합성 비디오 신호의 위상을 반전시키는 제1인버어터회로(1)와, 상기 제1인버어터회로(1)의 출력신호에서 고주파 신호를 제거하는 수평동기 필터회로(2)와, 상기 수평동기 필터회로(2)의 출력신호에서 수평동기 신호를 분리하기 위해 클램프하는 제1클램프회로(3)와, 상기 제1클램프회로(3)에 의해 클램프된 신호로 부터 수평동기를 분리하는 수평동기 분리회로(4)와, 상기 제1클램프회로(3)에 의해 클램프된 신호의 지연을 보상하는 수평동기 지연보상회로(5)와, 상기 수평동기 분리회로(4)에서 출력되는 수평동기 신호를 상기 수평동기 지연 보상회로(5)에 의해 지연이 보상된 수평동기 신호를 TTL레벨의 수평동기 신호로 변환하여 출력하는 수평동기 출력회로(6)와, 상기 제1클램프 회로(3)의 출력신호로 부터 수평동기 신호 및 등화펄스를 제거하는 수직동기 필터회로(7)와, 상기 수직동기 필터회로(7)로부터 출력되는 신호와 입력되는 기준비교전압과 비교하여 수직동기신호를 분리해내는 비교회로(8)와, 상기 비교회로(8)로 상기 수직동기 필터회로(7)의 출력신호와 비교를 위한 기준전압을 공급하는 비교전압 발생회로(9)와, 상기 비교회로(8)에서 분리한 수직동기 신호를 TTL레벨의 수직동기 신호로 출력하는 수직동기 출력회로(10)와, 상기 비교회로(8)의 출력 수직동기 신호와 상기 수평동기 분리회로(4)에서 분리된 후 상기 수평동기 지연보상 회로(5)에 의해 지연이 보상된 수평동기신호를 합성하여 출력하는 합성동기 출력회로(11)와, 상기 수평동기 출력회로(6)의 수평동기 신호의 위상을 반전시키는 제2인버어터회로(12)와, 상기 제2인버어터 회로(12)에서 반전된 수평동기 신호를 일정 전압으로 클램프하는 제2클램프회로(13)와, 상기 제2클램프 회로(13)에서 클램프된 수평동기 신호로 부터 버어스트 게이트 펄스를 발생시키는 버어스트 게이트 펄스 발생회로(14)로 구성됨을 특징으로 하는 버어스트 게이트 펄스를 출력할 수 있는 동기신호 분리 집적회로.
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US07/196,246 US4843470A (en) 1987-05-23 1988-05-20 Integrated synchronizing signal separating circuit for generating a burst gate pulse
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NL8801333A NL192761C (nl) 1987-05-23 1988-05-24 Geïntegreerde keten voor het verwerken van een samengesteld videosignaal, voorzien van middelen voor het benutten van een horizontaal synchronisatiepulssignaal.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900006464B1 (ko) * 1987-05-23 1990-08-31 삼성전자 주식회사 버어스트 게이트 펄스를 출력 할 수 있는 동기신호 분리 집적회로
JPH02143693A (ja) * 1988-11-25 1990-06-01 Toshiba Corp バーストゲートパルス発生回路
JP2542707B2 (ja) * 1989-10-27 1996-10-09 日本電気アイシーマイコンシステム株式会社 水平同期パルス計測回路
JPH07131677A (ja) * 1993-11-02 1995-05-19 Nec Corp ビデオ信号のサグ補正回路
US5844621A (en) * 1995-06-21 1998-12-01 Sony Corporation Burst gate pulse generator
US5889548A (en) * 1996-05-28 1999-03-30 Nielsen Media Research, Inc. Television receiver use metering with separate program and sync detectors
US6765624B1 (en) * 1997-04-01 2004-07-20 Hewlett-Packard Development Company, L.P. Simulated burst gate signal and video synchronization key for use in video decoding
US6043850A (en) * 1997-05-08 2000-03-28 Sony Corporation Burst gate pulse generator circuit
US6094726A (en) * 1998-02-05 2000-07-25 George S. Sheng Digital signal processor using a reconfigurable array of macrocells

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3135826A (en) * 1961-02-13 1964-06-02 Rca Corp Color television receiver control apparatus
FR1604559A (ko) * 1968-08-16 1971-12-06
JPS4917890B1 (ko) * 1970-04-02 1974-05-04
JPS5226822B2 (ko) * 1973-05-31 1977-07-16
US4051518A (en) * 1976-02-27 1977-09-27 Rca Corporation Burst gate pulse generator
US4202012A (en) * 1977-03-15 1980-05-06 Matsushita Electric Industrial Co., Ltd. Sampling clock reproducing device
JPS5539946A (en) * 1978-09-12 1980-03-21 Canon Inc Electronic equipment with solar battery
US4263610A (en) * 1980-01-18 1981-04-21 Rca Corporation Controlled output composite keying signal generator for a television receiver
US4491870A (en) * 1982-08-17 1985-01-01 Rca Corporation Digital sync separator
JPS5936068U (ja) * 1982-08-31 1984-03-06 赤井電機株式会社 リニヤトラツキング装置
US4581630A (en) * 1983-08-30 1986-04-08 Rca Corporation Constant width burst gate keying pulse generator
FR2565448B1 (fr) * 1984-06-04 1986-10-10 France Etat Procede et dispositif d'extraction de synchronisation pour systeme de diffusion a multiplexage temporel de signaux numeriques et analogiques
US4665437A (en) * 1985-02-04 1987-05-12 Rca Corporation Adaptive field or frame store processor
US4707740A (en) * 1986-04-11 1987-11-17 Harris Corporation Sync detector having noise adjusted slice level
KR900006464B1 (ko) * 1987-05-23 1990-08-31 삼성전자 주식회사 버어스트 게이트 펄스를 출력 할 수 있는 동기신호 분리 집적회로

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