KR900006008B1

KR900006008B1 - 스마트 메모리군을 갖는 정보 처리 시스템

Info

Publication number: KR900006008B1
Application number: KR1019870008507A
Authority: KR
Inventors: 모또노부 도노무라
Original assignee: 가부시끼가이샤 히다찌세이사꾸쇼; 미다 가쓰시게
Priority date: 1986-08-08
Filing date: 1987-08-03
Publication date: 1990-08-20
Also published as: KR880003245A; JP2539385B2; JPS6341934A; US4823257A

Abstract

내용 없음.

Description

스마트 메모리군을 갖는 정보 처리 시스템

제1도는 출원전에 본 발명자에 의해 제안된 명령 체계가 다른 2개의 CPU를 공통의 중간 언어로 기술하는 방법을 도시한 블록도.

제2도는 본 발명의 실시예의 정보 처리 시스템의 블록도.

제3도는 제2도의 실시예의 스마트 메모리내의 메모리 위치를 도시한 개략적인 도면.

제4도는 제2도의 스마트 메모리에 직접 명령을 내리는 방법을 도시한 블록도.

제5도는 오브젝트 지향 제어방법을 도시한 블록도.

본 발명은 연산 처리기능을 가진 스마트 메모리군을 갖는 정보 처리 시스템에 관한 것이다.

근래, 메모리 칩 및 CPU, 즉 중앙처리장치 칩의 집적도는 해마다 향상되고 있어 종래에는 생각되지 않았던 고집적도를 실현해가고 있다. 이 때문에, 메모리 칩내 또는 CPU 칩내의 정보 처리 속도는 비약적으로 향상된다. 그러나, 메모리 칩의 액세스 속도에 관해서는 상기의 집적도의 향상에 걸맞는 개선은 이루어지고 있지 않다. 이 문제점의 해결 방법으로써는 (1) 주 CPU 칩내에 고속 메모리를 내장한다. (2) 큰 용량 외부 메모리내에 소규모의 연산처리기능을 갖게한 코프로세서로써의 스마트 메모리를 내장한다는 2가지 방법이 고려된다. 이 중에서 (2)의 방법을 취하면, 주 CPU 칩에 의해 실행되는 연산처리의 일부를 코프로세서측에 분산할 수 있기 때문에, 외부 메모리와 주 CPU 사이의 액세스 회수를 저감시킬 수 있다. 그러나, 이와 같은 외부 메모리를 스마트 메모리로 실현할려고 하면, 연산 처리기능의 실현 규모의 점에서 코프로세서의 기능의 레벨과 CPU의 기능의 레벨을 동일 수준으로 유지할 수 없다. 그 때문에 주 CPU와 코프로세서와의 명령체계가 다르게 되고 마는 새로운 문제가 발생한다. 코프로세서의 명령 체계를 주 CPU의 것의 서브세트로 사용하면 거의 이와 같은 문제는 없어지지만, 코프로세서의 연산부를 될 수 있는 한 소규모로 억제할 필요가 있는 것과 여러 가지 종류의 주 CPU에 코프로세서를 결합해서 사용할 필요가 있는 것을 생각하면 역시 양자의 명령 체계는 상이한 것으로 되지 않을 수 없다. 즉, 주 CPU는 각 코프로세서에 대하여, 그 코프로세서 전용의 명령어(각 코프로세서마다의 기계어)로 명령이나 데이터의 주고 받음을 실행한다.

그런데, 상술한 바와 같은 명령 체계가 다른 것을 공통으로 취급하는 개념으로써, 고급 언어로 기술하는 것이 종래부터 알려지고 있다. 명령어 체계가 다른 2개의 주 CPU 사이에서 공통의 고급 언어로 쓰여진 프로그램을 실행할 경우에는 프로그램의 내용을 각각의 주 CPU전용의 인터프리터로 차례차례 실행하든가, 또는 프로그램을 컴파일러로 번역해서 실행한다. 그러나, 이 경우에는 각 CPU 마다 인터프리터나 컴파일러를 구성할 필요가 있으므로 구성하는데 대단히 노력이 들고, 또 인터프리터의 동작 속도도 늦어진다. 그래서, 제1도에 도시하는 바와 같은 중간 언어(102)를 사용한 개량방법이 생각된다. 제1도에 있어서, 고급언어(100)은 중간 언어 출력 컴파일러(101)에 의해 중간 언어(102)에 컴파일된다. 따라서, 중간 언어 코드 스트링은 형성된다. 통상 코드 제너레이터라고 불리우는 CPU용 중간 언어 컴파일러(또는 인터프리터)(120)과 CPU용 중간 언어 컴파일러(또는 인터프리터)(130)을 구성해서, 2가지 종류의 중간 언어 코드 스트링을 각각의 CPU 전용의 중간 언어 코드 스트링으로 변환하여 실행한다. 그 때문에, 중간 언어(102)가 쉽게 생성되어 바라는 기계어로 용이하게 변환시킬 수가 있다. 또, 고급 언어(100)을 중간 언어로 변환하여 컴파일하는 중간 언어 출력, 컴파일러(101)은 중간 언어로 라이트되고, 코드 제너레이터(110)에 의해 각각의 CPU의 명령 코드 스트링으로 변화되어 CPU(121) 또는 (131)에 의해 실행된다. 이와같이, 제1도에 도시된 방법에 의하면, 각각의 CPU(121)과 (131)에 대한 컴파일러(120)과 (130)을 구성하는데 요구되는 시간을 가능한 한 짧게할 수가 있으며, 각 컴파일러에 의해 형성된 명령 코드 스트링을 고속으로 실행시킬 수가 있다. 그러나, 상술한 바와 같이 중간 언어를 사용하는 방법은 각 CPU가 동일한 기능 레벨을 가지고 있는 것이 전제로 되어 있으므로, 서로 크게 다른 기능 레벨을 갖는 주 CPU와 코프로세서 사이에서는 일반적으로 사용되지 않는다.

본 발명의 목적은 주 CPU와 2개의 큰 용량성 외부 메로리를 갖고, 주 CPU와 외부 메모리 사이의 액세스 회수를 감소시켜서 액세스 갭을 감소시킴과 동시에, 주 CPU와 외부 메모리를 각각의 외부 메모리의 내부의 언어가 서로 다르더라도 공통의 언어에 의해 통일적으로 서로 결합시킬 수가 있는 정보 처리 시스템을 제공하는 것이다.

상기 목적을 달성하기 위해서, 본 발명에 의하면 각각의 외부 메모리를 큰 용량성 메모리, 선형 어드레스 기능 및 연산처리기능을 갖는 스마트 메모리로 구성해서, 주 CPU의 코프로세서로써 작용시킴과 동시에, 주 CPU와 스마트 메모리를 공통의 중간 언어 코드에 의해 서로 결합시키는 것이다. 이 중간 언어 코드가 각각의 스마트 메모리에 의해 각각의 스마트 메모리에만 사용되는 언어(기계어)로 번역되므로 연산처리는 기계어에 따라서 실행된다. 그 연산 처리의 결과는 중간 언어 코드로 역번역된다.

제2도에 본 발명의 실시예의 정보 처리 시스템을 도시한 것이다. 제2도에서 주 CPU(200)은 어떠한 명령 체계를 갖는 것도 상관없다. 각각의 스마트 메모리(210), (220), (230)의 적어도 하나는 거기에 사용된 언어내에서 나머지 스마트 메모리와는 상이한 것이다. 주 CPU(200)과 각각의 스마트 메모리(210), (220), (230) 사이에는 공통 프로토콜을 갖는 중간 언어 코드가 설정되어 있고, 그것에 의해서 스마트 메모리는 서로 버스 라인(240)을 거쳐서 액세스할 수 있다.

본 실시예중에 있어서, 본 발명의 특징적인 부분은 다음과 같다. 우선, 첫 번째 특징은 주 CPU(200)과 각각의 스마트 메모리(210), (220), (230) 사이에 공통 프로토콜을 갖는 중간 언어 코드가 설정되어 있는 것이고, 주 CPU(200)의 고급 언어를 주 CPU가 허용할 수 있도록 중간 언어 코드로 번역해서 중간 언어 코드에 의해 주 CPU와 스마트 메모리가 서로 버스 라인(240)을 거쳐서 액세스하는 것이다. 두 번째 특징은 상기의 중간 언어 코드가 입력되는 각각의 스마트 메모리(210), (220), (230)내에서 그 중간 언어 코드를 임의로 정의, 해석하여 설정할 수 있는 프로그램 능력을 갖는 수단을 포함한다는 점이다. 상기 수단은 종래에 단순히 연산 처리 기능을 보강하기 위한 코프로세서나 단순히 메모리에의 외관상의 액세스 속도를 향상시키기 위한 캐시 메모리 제어장치와는 크게 상이한 것이다. 즉, 중간 코드 인터프리터용 메모리(중간 코드를 해석하기 위한 메모리)(212), (222), (232)는 리라이트 가능한 것을 사용하여 정의에 따라서 중간 언어 코드를 해석하는 프로그램을 저장한 것이다. 또한, 스마트 메모리(210), (220), (230)의 각각의 CPU(211), (221), (231)은 ROM(Read Only Memory) 또는 그것에 동등한 수단을 마련해서 메모리(212), (222), (232)로의 프로그램 등록 메모리(212), (222), (232)로부터의 프로그램 삭제를 제어하도록 동작된다.

여기서 취급하는 중간 언어 코드의 예로써 다음과 같은 것이 생각된다.

변수 y와 z에 대하여 연산 동작을 실행한 결과를 변수 x의 위치에 저장하는 처리는 다음과 같이 중간 코드 스트링에 의해 나타내어진다.

이 중간 코드 스트링은 공통 메모리(250), (251)중의 하나에 저장된다. 주 CPU(200)은 공통 메모리(250), (251)에서 중간 코드 스트링을 스마트 메모리(210), (220), (230) 중의 하나, 예를 들면 스마트 메모리(220)으로 폐치하기 위해 명령을 내린다. 그리고, 중간 코드 스트링이 스마트 메모리(220)에 입력되면, 중간 코드 인터프리터용 메모리(222)내에 저장된 프로그램은 중간 코드 스트링을 복호화하도록 초기화된다. 이 중간 코드 스트링은 다음과 같은 방법으로 실행된다.

다음에 코드 x가 변수, 코드 : =가 대입, 코드 y,z가 변수, 코드 op가 연산자의 의미인 것을 해석한다. 그리고, 우선 y와 z에 대해서 연산 동작을 실행해야 하는 것으로 판단한다. 예를 들면, 코드 op가 가산을 의미하는 코드 +인 경우이다. 이 가산을 기계어로 변환하여 프로그램을 초기화 한다. 따라서, 이 가산은 다음과 같이 기계어로 나타내어진다.

상기 가산은 스마트 메모리(220)에 의해 실행된다. 이와같이 코드 op의 내용에 따라서 중간 코드 인터프리터용 메모리(222)내에 저장된 프로그램은 바라는 연산 동작을 실행하도록 선택되어 초기화된다. 주 CPU(200)이 상기 결과를 참조할 수 있는 위치 x로 연산자의 결과의 전송을 변환하기 위한 프로그램은 기계어로 초기화되므로, 이 전송은 다음과 같이 기계어로 나타내어 진다.

상기 전송은 스마트 메모리(220)에 의해 실행된다. 이 동작의 결과는 중간 코드로 변환되고, 다음에 주 CPU(200)으로 보내어 진다.

다음에, 주 CPU(200)과 각각의 스마트 메모리(210), (220), (230)과의 구체적인 액세스 방법을 제3도에 도시한다. 일반적으로, 보통의 CPU가 스마트 메모리와 액세스할 때, 특수한 명령이나 신호선을 준비하고 있지 않으므로, 보통의 명령에 따라서 공통 프로토콜을 설정할 수 있는 기능을 갖도록 스마트 메모리측(210), (220), (230)에 준비할 필요가 있다. 각각의 스마트 메모리(210), (220), (230)의 모든 어드레스 공간은 주 CPU(200)에 대하여 통상의 메모리와 마찬가지로 선형적으로 어드레스되어 통상의 메모리와 마찬가지의 액세스가 허용된다. 그리고, 적어도 각각의 스마트 메모리의 선두 어드레스 a를 갖는 첫 번째 메모리위치(300)의 내용은 특정 비트 필드(300-0), 명령 필드(300-1), 메모리위치(301), (302) 등의 상대 어드레스 a+1, a+2 등을 나타내는 disp 필드(300-2)로 분리된다. 스마트 메모리에의 직접 명령, 예를 들면 중간 코드 스트링 x : =y+z는 제4도a 및 b에 도시된 바와 같이 나타내어 진다. 연산 동작 y+z의 결과는 스마트 메모리의 x영역에 라이트되므로, 제2도의 주 CPU(200)이 상기 결과를 그 영역에서 리드하고, 즉 주 CPU(200)에 동작결과가 보내진 것으로 된다. 예를 들면, 선두 어드레스 a를 갖는 메모리위치(300)의 특정 비트 필드(300-0)내에 설정된 것을 확인한 다음에, 주 CPU(200)은 스마트 메모리에서 동작 결과를 리드한다. 중간 코드 스트링을 입력하여 해석하기 위하여, 제4도 c와 같이 INPUT 명령을 사용한다.

본 발명의 스마트 메모리는 상술한 바와 같이 CPU부와 중간 코드 인터프리터용 메모리의 기능에 의해서 특별한 처리를 실행하는 프로그램을 사용하여 다음과 같은 동작을 시키는 것도 할 수 있다. 이것은 제2도의 스마트 메모리(210)을 예로 설명한다.

어떤 일련의 처리가 빈번히 사용되는 것과 같은 경우에 상술한 바와 같이 주 CPU에서 중간 코드 스트링을 차례 차례로 해독하는 것보다는 스마트 메모리내에서 전용으로 연산 처리를 실행하는 쪽이 편리하다고 판정되는 경우가 있다. 이렇게 했을 경우에, 특별히 스마트 메모리(210)을 초기화해서 주 CPU에서의 일련의 중간 코드 스트링을 컴파일하고, 그 결과를, 예를 들면 다른 스마트 메모리(220), (230)중의 통상 메모리(223), (233)중에 저장해 놓는다.

그리고, 데이터와 그의 처리 순서를 일체로 해서 오브젝트라는 개념으로 관리하여 1개의 명령어로 추상화한다. 소위 오브젝트 지향 제어방법을 채용한다. 이 오브젝트 지향 제어방법을 제5도에 따라 간단히 설명한다.

제5도에서 추상화하고 싶은 명령어는 오브젝트 테이블용 메모리(오브젝트 테이블을 저장하기 위한 메모리)(511)에 저장된다. 오브젝트 테이블용 메모리(511)의 각 내용은 여러 가지 오브젝트를 실행하는 순서를 저장하는 오브젝트용 메모리(오브젝트를 위한 메모리)(512)로의 포인터를 나타내고 있다. 예로써, 하드디스크와 같은 여러 가지의 2차 메모리(530)으로 액세스하고 싶은 경우에, 하드디스크 제어기(하드디스크 전용의 제어장치)(520)을 거쳐서 액세스하는 것을 생각한다. 이 경우, 하드디스크 제어기의 각각의 동작 순서는 오브젝트용 메모리(512)에 라이트되고, 이 하드디스크 제어기는 프로그램에 포함된 추상 명령어에 의해 동작된다. 이와 같이 오브젝트 지향 제어방법을 채용하면, CPU(500)은 추상 명령어에 따라서 동작 순서가 서로 부분적으로 다르게 마련된 여러개의 오브젝트를 실행하도록 오브젝트 메모리(512)에 라이트한다.

이 오브젝트 지향 제어방법을 채용한 경우에, 제3도의 스마트 메모리의 명령 필드(300-1)의 명령 코드에는 CMPL에 할당된다. disp 필드(300-2)의 내용은 컴파일하는 중간 코드 스트링의 선두 위치를 지시하는 포인터의 상대어드레스를 나타낸다. 이때에, 이 프로그램을 재실행하기 위한 추상 명령어를 정의하여 이후의 액세스에서는 이 추상 명령어에 따라서 실행되게 된다. 추상 명령어는 제5도에 도시한 오브젝트 테이블용 메모리(511)에 해당하는 중간 코드 인터프리터용 메모리(212), (222), (232)의 특정의 메모리 영역에 저장된다. 구체적으로, 스마트 메모리의 명령 필드(300-1)에는 추상 명령을 실행하기 위한 명령 코드 ABST를 할당한다. disp 필드(300-2)의 내용은 추상 명령어로 표시된 오브젝트를 실행하는 순서를 저장한 오브젝트용 메모리(512)의 메모리 영역을 나타내는 상대 어드레스의 포인터를 표시하는 것으로 된다. 따라서, 어드레스 a를 갖는 메모리위치(300)에 주 CPU(200)에 의해 명령 코드 ABST를 가진 데이터가 라이트 되면, 추상 명령어로 되는 오브젝트는 스마트 메모리(210), (220), (230)내의 CPU부(211), (221), (231) 중의 하나에 의해서 각각 실행되는 것으로 된다.

더욱 본 발명에 의하면, 제2도의 주 CPU(200)과 각각의 스마트 메모리(210), (220), (230)이 서로 액세스의 전환을 실행하므로, 종래에는 주 CPU에 의해서만 직접 어드레스할 수 없었던 공통 메모리(250), (251)을 각각의 스마트 메모리(210), (220), (230)에 의해서도 고속으로 액세스해서 사용할 수 있다. 공통 메모리(250)에, 예를 들면 중간 언어에 라이트된 어떤 순서가 저장되어 있다고 가정한다. 공통 메모리(250)의 액세스가 주 CPU(200)에서 스마트 메모리(210)으로 전송되면, 스마트 메모리(210)내에 저장된 중간 코드 컴파일러(213)은 초기화된다. 그러면, 중간 언어에 라이트된 순서가 컴파일된다. 컴파일 처리의 결과가 스마트 메모리(220)내의 메모리(223)에 저장되어 이 순서는 추상 명령으로 변환된다. 이후의 주 CPU(200)에 의한 스마트 메모리(220)에의 액세스는 이 추상 명령에 따라서 실행된다. 즉, 오브젝트 지향의 메모리 관리법의 원리를 이용하는 것에 의해서, 중간 언어에 라이트해서 오브젝트를 처리하는데 사용되는 순서는 스마트 메모리에 의해 오브젝트를 실행하도록 적당한 언어로 리라이트하는 것에 의해 가능하게 된다. 따라서, 주 CPU(200)측의 제어하에서 모두 관리, 실행되고 있던 오브젝트 처리 순서는 스마트 메모리측의 제어하에서 실행하도록 할 수 있다.

또, 종래 주 CPU(200)이 모듈 프로그래밍화된 순서의 호출을 행하는 경우에, 호출된 순서에 의해서 주 CPU내의 레지스터 내용이 파괴되기 때문에 에스케이프 또는 수리하는 처리가 필요하다. 즉, 증가된 오버헤드는 상기 처리에 의해 발생된다. 반면에 본 발명에 의하면 스마트 메모리는 주 CPU의 레지스터를 사용하지 않고 모든 처리를 실행할 수 있으므로, 파괴에 대하여 에스케이프 또는 수리를 하는 처리는 필요하지 않다. 또한, 본 발명에 의하면 컴파일된 처리를 추상 명령에 의해 실행해서 스마트 메모리는 간단한 프로토콜에 의한 액세스를 할 수 있음과 동시에, 메모리측에서 독자적으로 처리할 수 있는 것으로, 메모리 자체를 지능화할 수 있다. 예를 들면, 주 CPU측이 여러개의 선택 갈림길이 있는 어떠한 정보에 대해서 정보를 가르쳐 달라고 스마트 메모리에 문의해 왔을 때에, 스마트 메모리는 여러개의 회답을 주 CPU에 보낸다. 그 중의 1개를 주 CPU가 선택하여 사용한다. 다시 주 CPU가 동일한 정보를 필요로 하면, 그 정보가 선두에 있도록 가지고 있는 지능 처리가 스마트 메모리측에서 독립적으로 할 수 있는 효과가 있다.

Claims

주중앙 처리장치(200), 각각이 상기 주중앙 처리장치(200)의 코프로세서로 작용하도록 연산처리기능(211,221,231)을 갖고, 또 각각이 정보를 저장하도록 메모리 기능(213,223,233)을 갖는 적어도 2개의 외부 메모리(210,220,230)과 상기 2개의 외부 메모리(210,220,230)을 상기 주중앙 처리장치(220)과 결합시키는 버스 수단(240)을 포함하며, 상기 2개의 외부 메모리(210,220,230)은 내부 언어의 적어도 일부가 서로 다르게 되고, 상기 주중앙 처리장치(200)의 고급 언어는 중간 언어로 변환되고, 상기 중간 언어는 상기 버스 수단(240)을 거쳐서 각 외부 메모리에 전송되고, 상기 중간 언어는 상기 2개의 외부 메모리(210,220,230)에 공통으로 되고, 각각의 상기 외부 메모리(210,220,230)은, 또 상기 중간 언어를 해석하여 상기 중간 언어를 내부 언어로 변환하도록 기능(212,222,232)를 갖는 정보 처리 시스템.
청구범위 제1항에 있어서, 또 상기 버스수단(240)과 결합되고, 상기 중간 언어를 부가해서 상기 주중앙 처리장치(200)과 상기 외부 메모리(210,220,230)에 의해 액세스되는 적어도 하나의 공통 메모리(250,251)을 포함하는 정보 처리 시스템.