KR900005902Y1 - Ig gray image signal outputing circuit of monitor - Google Patents
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Description
제1도는 본 고안에 따른 모니터의 16그레이 영상 출력 회로도.1 is a 16-gray image output circuit diagram of a monitor according to the present invention.
제2도는 제1도에 따른 파형도.2 is a waveform diagram according to FIG.
제3도와 제4도는 본 고안에 따른 타 실시예 회로도.3 and 4 is another embodiment circuit diagram according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 차동 증폭 회로 2 : 블랭킹 제거 회로1: differential amplifier circuit 2: blanking removal circuit
N1∼N8: 낸드 게이트 A1∼A3: 앤드게이트N 1 ~N 8: NAND gates A 1 ~A 3: AND gate
K∼K8: 인버터 Q1∼Q3: 트랜지스터K to K 8 : Inverter Q 1 to Q 3 : Transistor
VR1: 콘트라스트 조절용 가변저항 D1∼D5: 다이오우드VR 1 : Variable resistance D 1 to D 5 for contrast adjustment: Diode
VR2: 브라이트 조절용 가변저항 ZD1∼ZD4: 제너다이오우드VR 2 : Variable resistor for brightness adjustment ZD 1 ~ ZD 4 : Zener diode
본 고안은 16 그레이 모노크롬(Gray Monochrome) 모니터 회로에 관한 것으로 특히 컴퓨터측의 영상 신호 입력단으로 색 신호를 인가시켜 모니터에서 이를 합성하여 16 레벨로 디스 플레이 시키며 귀선 신호를 제거시키는 모니터의 16 그레이 영상 출력회로에 관한 것이다.The present invention relates to a 16 gray monochrome monitor circuit, and in particular, a 16-gray image output of a monitor that applies color signals to the video signal input terminal of the computer side, synthesizes them in the monitor, displays them at 16 levels, and removes retrace signals. It is about a circuit.
종래의 16 그레이 모노크롬 모니터에 있어서 컴퓨터측의 영상신호 입력단(R, G, B)과 인텐시티 신호 입력단으로 각가 신호를 인가시켜 모니터에서 16레벨로 디스 플레이하도록 한 16 그레이 영상 출력회로는 영상신호 입력단과 인텐시티 신호 입력단이 분리되어 있어 많은 소자들이 구성되어야 하므로 원가가 상승될 뿐만 아니라, 회로 설계상 많은 불편한 문제점이 있었다.In a conventional 16 gray monochrome monitor, a 16 gray image output circuit configured to display a 16-level display on a monitor by applying each signal to the computer signal input terminals R, G, and B and the intensity signal input terminal has a video signal input terminal. Since the intensity signal input stage is separated, many devices must be configured, and thus the cost is increased, and there are many inconveniences in circuit design.
이에 본 고안은 상기한 문제점을 개선시키기 위해 안출된 것으로서 간단한 회로를 연결 구성하여 컴퓨터측의 영상 신호 입력단과 인텐시티 신호 입력단으로 색 신호와 인텐시티 신호를 각각 인가시켜 모니터에서 이를 합성하여 16레벨로 디스 플레이 하며 귀선 신호를 제거시키도록 한 것으로, 이하 그의 회로 구성을 첨부된 도면에 따라 설명하면 다음과 같다. 제1도는 본 고안에 따른 모니터의 16 그레이 영상 출력회로를 나타낸 것으로 그의 연결 구성을 살펴보면, 영상 신호 입력단(R, G, B)이 저항(R1∼R6)과 제너다이오드(ZD1∼ZD3)에 의해 낸드게이트(N1)(N2)(N3)의 양 입력단에 각각 접속되고, 상기 낸드게이트(N3)(N5)의 출력단은 낸드게이트(N4)(N6)의 양 입력단에 각각 접속되며 동시에 앤드게이트(A1)의 입력단에 각각 접속되고, 앤드게이드(A1)의 출력단은 전원(VCC1)과 연결된 저항(R11)과 접속되어 앤드게이트(A2)의 입력단에 접속되고 앤드게이트(A2)의 타 입력단으로 상기 낸드게이트(N1)의 출력단과 접속되어 낸드게이트(N2)와 저항(R10)(R11)을 순차 거쳐 비데오 합성 신호출력단(Vout)에 접속되고, 앤드게이트(A2)의 출력단은 낸드게이트(N7)의 일 입력단에 접속되어 낸드게이트(N7)의 출력단이 비데오 합성 신호 출력단(Vout)에 접속되고, 한편 인텐시티 신호 입력단(I)은 저항(R7)(R8)과 제어다이오우드(ZD4)를 거쳐 낸드게이트(N8)와 앤드게이트(A3)의 입력단에 각각 접속되어 낸드게이트(N8)의 출력단이 낸드게이트(N7)의 타 입력단에 접속되고 앤드게이트(A3)의 출력단은 차동 증폭 회로(1)의 트랜지스터(Q1)의 베이스에 접속되고, 차동 증폭 회로(1)의 트랜지스터(Q2) 베이스는 브라이트 조절용 가변저항(VR2)과 트랜지스터(Q3) 및 콘트라스트 조절용 가변저항(VR1)에 의해 바이어스 되며 트랜지스터(Q1)(Q2)의 에미터는 비데오 합성신호를 출력단(Vout)에 접속되는 구성이고, 제3도는 본 고안에 따른 타 실시예의 회로구성을 나타낸 것으로 영상 신호 입력단(R, G, B)과 인텐시티 신호 입력단(1)이 저항(R1∼R8)에 의해 낸드게이트(N1∼N4)의 입력단에 각각 접속되고, 낸드게이트(N1)(N3)(N5)(N7)의 출력단은 저항(R9∼R12)의 다이오우드(D1∼D4)에 각각 접속되어 낸드게이트(N2)(N4)(N6)(N8)의 입력단에 각각 접속되며 동시에 다이오우드(D2)와 인버터(K1)를 거쳐 비데오 합성 신호 출력단(Vout)과 연결된 차동 증폭 회로(1)의 에미터 출력단과 접속되고, 상기 낸드게이트(N2)(N4)(N6)(N8)의 출력단은 저항(R13∼R19)을 각각 거쳐 비데오 합성 신호출력단(Vout)에 접속되는 구성이고, 제4도는 본 고안에 따른 타 실시예의 회로 구성을 나타낸 것으로 영상 신호 입력단(R, G, B)과 인턴시티 신호 입력단(I)이 저항(R1∼R8)에 의해 인버터(K1∼K4)에 각각 접속되고, 인버터(K1∼K4)의 출력단은 저항(R10∼R13)에 의해 인버터(K5∼K8)와 연결되어 앤드게이트(A1)(A2)와 낸드게이트(N1)로 연결 구성된 귀선 제거 회로(2)에 접속되고, 상기 인버터(K8)의 출력단은 차동 즉폭 회로(1)의 트랜지스터(Q1) 베이스에 접속되고 낸드게이트(N1)의 출력단은 차동 증폭 회로(1)의 트랜지스터(Q1)(Q1) 공통에미터에 접속되는 구성으로, 상기 회로 구성의 동작 상태 및 작용 효과를 첨부된 도면에 따라 설명하면 다음과 같다.In order to solve the above problems, the present invention is designed by connecting a simple circuit and applying color signals and intensity signals to the video signal input terminal and the intensity signal input terminal on the computer side, and synthesizing them on the monitor to display the 16 levels. In order to remove the retrace signal, the circuit configuration thereof will be described below with reference to the accompanying drawings. 1 shows a 16 gray image output circuit of a monitor according to the present invention. Looking at the connection configuration thereof, the image signal input terminals R, G, and B have resistors R 1 to R 6 and zener diodes ZD 1 to ZD. 3 ) are connected to both input terminals of the NAND gate N 1 (N 2 ) (N 3 ), respectively, and the output terminals of the NAND gate N 3 (N 5 ) are NAND gates N 4 (N 6 ). a is connected to the positive input terminal is output at the same time being connected to the input terminal of the aND gate (a 1), and-Gade (a 1) is connected to the power supply (VCC 1) and a resistance (R 11) connected to the aND gate (a 2 Is connected to the output terminal of the NAND gate (N 1 ) to the other input terminal of the AND gate (A 2 ) and sequentially passes through the NAND gate (N 2 ) and the resistor (R 10 ) (R 11 ). is connected to the output terminal (Vout), the aND gate (a 2) output is the output of the NAND gate (N 7) is connected to one input terminal of NAND gate (N 7) of the Is connected to the video composite signal output terminal (Vout), The intensity signal input terminal (I) is the resistance (R 7) a NAND gate (N 8) and AND gate (A 3 (R 8) and through the control diode (ZD 4) Are respectively connected to the input terminal of the NAND gate N 8 , and the output terminal of the NAND gate N 7 is connected to the other input terminal of the NAND gate N 7 , and the output terminal of the AND gate A 3 is connected to the transistor Q 1 of the differential amplifier circuit 1 . Connected to the base, the base of the transistor Q 2 of the differential amplifying circuit 1 is biased by the variable resistor VR 2 for bright adjustment and transistor Q 3 and the variable resistor VR 1 for contrast control and the transistor Q 1. (Q 2 ) is a configuration in which a video composite signal is connected to an output terminal (Vout), and FIG. 3 shows a circuit configuration of another embodiment according to the present invention, and an image signal input terminal (R, G, B) and an intensity signal Input terminal 1 is NAND gate (N 1 to N 4 ) by resistors R 1 to R 8 . Are respectively connected to the input terminals of NAND gates, and the output terminals of the NAND gates N 1 , N 3 , N 5 , and N 7 are respectively connected to the diodes D 1 to D 4 of the resistors R 9 to R 12 . A differential amplifier circuit connected to the input terminals of the gates (N 2 ) (N 4 ) (N 6 ) (N 8 ) and simultaneously connected to the video synthesis signal output terminal (Vout) via the diode (D 2 ) and the inverter (K 1 ) Connected to the emitter output terminal of 1), and the output terminals of the NAND gates N 2 , N 4 , N 6 , and N 8 pass through the resistors R 13 to R 19 , respectively. 4 is a circuit configuration of another embodiment according to the present invention, in which the image signal input terminals R, G, and B and the internity signal input terminal I are connected by resistors R 1 to R 8 . inverter is connected to the (K 1 ~K 4), an inverter (K 1 ~K 4) output terminal of the resistor (R 10 ~R 13) an inverter (K 5 ~K 8) and the aND gates (a 1, connected by ) connected to (a 2) and a NAND gate (N 1) Is connected to a configured retrace removal circuit 2, the output terminal of the inverter (K 8) The output stage is a differential jeukpok circuit 1, the transistor (Q 1) is connected to the base NAND gate (N 1) of the differential amplifier circuit (1 The operation state and the effect of the circuit configuration, which are connected to a common emitter of transistors Q 1 and Q 1 , will be described with reference to the accompanying drawings.
먼저 제1도를 설명하면, 영상 신호 입력단(R)으로 하여 하이(H) 신호가 입력되면 저항(R1)(R2)에 의해서 컴퓨터와 터미네이션되고 제너다이오우드(ZD1)에 의해 정격전압이 되어 낸드게이트(N1)에 인가되고 낸드게이트(N1)의 출력은 로우(L) 신호로 되어 낸드게이트(N2)에 인가되므로 낸드게이트(N1)의 출력은 하이(H) 신호로 출력되게 된다.Referring to FIG. 1, when the high (H) signal is input to the image signal input terminal R, the resistor R 1 and R 2 are terminated with the computer and the rated voltage is increased by the zener diode ZD 1 . the output of the NAND gate is applied to the (N 1) and the output of the NAND gate (N 1) is low (L) is in the signal so applied to the NAND gate (N 2) a NAND gate (N 1) is high (H) signal Will be output.
그리고 영상 신호 입력단(G)으로 하이(H) 신호가 인가되면 저항(R3)(R4)에 의해 컴퓨터와 터미네이션되고 제너다이오우드(ZD3)에 의해 정격 전압이 되어 낸드게이트(N5)(N6)를 순차 거쳐 전술한 바와 같이 낸드게이트(N6)의 출력단으로 하이(H) 신호를 출력 시키게 되고, 영상신호 입력단(B)으로 하이(H) 신호가 인가되면 저항(R5)(R6)를 거쳐 전술한 바와 같이 낸드게이트(N6)의 출력단으로 하이(H) 신호가 출력되게 된다.When the high (H) signal is applied to the video signal input terminal (G), it is terminated with the computer by the resistors (R 3 ) and (R 4 ) and the rated voltage is applied by the zener diode (ZD 3 ) to form the NAND gate (N 5 ) ( N 6) to be thereby sequentially through output the NAND gate (N 6) high (H) signal as an output terminal of, as described above, the video signal input terminal (B) a high (H) when a signal is applied to resistor (R 5) ( As described above, the high (H) signal is output to the output terminal of the NAND gate N 6 via R 6 ).
또한 한편의 인텐시티 신호 입력단(I)으로 하여(H) 신호가 인가되면 저항(R7)(R8)에 의해 터미네이션되고 제너다이오우드(ZD4)에 의해 정격 전압이 되어 낸드게이트(N8)와 앤드게이트(A3)에 각각 인가되므로 낸드게이트(N8)의 출력은 로우(L)가 신호가 출력되며 앤드게이트(A3)의 출력은 하이(H) 신호가 출력되게 된다.In addition, when the (H) signal is applied to the intensity signal input terminal (I) on the other hand, it is terminated by a resistor (R 7 ) (R 8 ) and becomes a rated voltage by the zener diode (ZD 4 ) so that the NAND gate (N 8 ) and Since it is applied to the AND gate A 3 , the output of the NAND gate N 8 outputs a low L signal, and the output of the AND gate A 3 outputs a high H signal.
그러므로 상기 낸드게이트(N2)(N4)(N6)의 출력 신호는 저항(R9∼R11)에 의해 합성되어 계단 펄스 파형을 형성시켜 데오 합성 신호 출력단(Vout)으로 출력되게 되고, 이때 앤드게이트(A1)의 출력 신호는 로우(L) 신호가 되어 앤드게이트(A2)의 출력 신호도 로우(L)신호가 되므로 낸드게이트(N7) 입력의 비데오 시간은 로우(L)가 되어 블랭킹 시간은 하이(H)가 된다.Therefore, the output signals of the NAND gates N 2 (N 4 ) (N 6 ) are synthesized by the resistors R 9 to R 11 to form a stepped pulse waveform, and are output to the deo synthesized signal output terminal Vout. At this time, the output signal of the AND gate A 1 becomes a low signal, and the output signal of the AND gate A 2 also becomes a low signal, so the video time of the NAND input N 7 is low (L). And the blanking time becomes high (H).
그러므로 앤드게이트(A2)의 출력 비데오 시간도 로우(L)가 되어 이 시간에 블랭킹 시간은 하이(H)가 되므로 블랭킹 시간 동안 낸드게이트가 구동하여 제2도의 파형에서와 같이 (가)도의 블랭킹 펄스 기간(B1) 동안에 (나)도의 비데오 합성 신호의 귀선을 제거하게 된다.Therefore, the output video time of the AND gate A 2 also becomes low (L), and the blanking time becomes high (H) at this time. Therefore, the NAND gate is driven during the blanking time, so that the blanking of (A) is performed as in the waveform of FIG. During the pulse period B 1 , retrace of the (b) video composite signal is removed.
여기서 차동 증폭 회로(1)의 트랜지서트(Q1) 베이스로 인텐시티 신호가 인가되면 트랜지스터(Q1)가 구동되어 그의 출력 에미터 신호가 비데오 합성 출력단(Vout)에 인가되므로 인텐시티 신호에 의해 8레벨에서 16레벨로 표 1에서와 같이 만들수 있게 되고, 트랜지스터(Q3)는 버퍼로 사용되어 콘트라스트 가변저항(VR1)으로 부터 전압을 공급받게 된다.When the intensity signal is applied to the transistor Q 1 base of the differential amplifying circuit 1, the transistor Q 1 is driven and its output emitter signal is applied to the video synthesis output terminal Vout. From the level to 16 levels, as shown in Table 1, the transistor Q 3 is used as a buffer to receive the voltage from the contrast variable resistor VR 1 .
[표 1]TABLE 1
그리고 제3도의 타 실시예 회로의 동작 상태를 설명하면, 영상신호 입력단(R)으로 하이(H) 신호가 입력되면 저항(R1)(R2)에 의해 컴퓨터와 터미네이션 되어 낸드게이트(N1)의 입력으로 인가되고 낸드게이트(N1)의 출력은 로우(L) 신호가 되어 낸드게이트(N2)의 출력으로 하이(H) 신호를 출력시키고, 영상 신호 입력단(G)으로 하이(H) 신호가 인가되면 저항(R3)(R4)에 의해 컴퓨터와 터미네이션 되어 낸드게이트(N3)의 입력으로 인가되고 낸드게이트(N3)의 출력은 로우(L)신호가 되어 낸드게이트(N4)의 출력으로 하이(H) 신호를 출력시키고, 영상 신호 입력단(B)으로 하이(H) 신호가 인가되면 전술한 바와 같이 저항(R5)(R6)과 낸드게이트(N5)(N6)에 의해 낸드게이트(N6)의 출력단으로 하이(H) 신호가 출력되게 된다.Referring to the operation of the circuit of another embodiment of FIG. 3, when the high (H) signal is input to the image signal input terminal R, the NAND gate N 1 is terminated with the computer by the resistors R 1 and R 2 . ) it applied to the input, and a NAND gate (N 1) of the output is high (H in the video signal input terminal (G) as an output and outputs a high (H) signal, a low (L) is a signal NAND gate (N 2) ) when a signal is applied to the resistance (R 3) (applied as an input and the output of the NAND gate (N 3) of the NAND gate (N 3) is terminated and the computer by the R 4) is a low (L) signal of NAND gate ( When the high (H) signal is output to the output of N 4 ) and the high (H) signal is applied to the image signal input terminal (B), as described above, the resistors R 5 (R 6 ) and the NAND gate (N 5 ). (N 6) is at a high (H) signal is outputted to the output terminal of the NAND gate (N 6) by.
여기에서 다이오우드(D2)(D3)(D4)의 출력 펄스는 저항(R15∼R19)에 의해서 비데오 합성 되어 출력되게 되고, 인텐시티 신호 입력단(I)으로 하이(H)신호가 인가되면 저항(R7)(R8)에 의해서 컴퓨터 되고 터미네이션 되어 낸드게이트(N7)(N8)를 거쳐 낸드게이트(N8)의 출력으로 하이(H) 신호를 출력시키게 된다.Here, the output pulses of the diodes D 2 , D 3 , and D 4 are video synthesized by the resistors R 15 to R 19 , and a high signal is applied to the intensity signal input terminal I. In this case, a resistor (R 7 ) (R 8 ) is computerized and terminated to output a high (H) signal to the output of the NAND gate (N 8 ) through the NAND gate (N 7 ) (N 8 ).
상기 낸드게이트(N8)의 출력은 차동 증폭 회로(I)의 트랜지스터(Q1) 베이스에 인가되고 다이오우드(D1∼D4)에 의해서 다이오우드(D5)의 애노우드에는 비데오 합성 되어 비데오 시간이 네거티브 펄스가 되고 블랭킹 펄스는 포지티브 펄스가 된다.The output of the NAND gate N 8 is applied to the base of the transistor Q 1 of the differential amplifier circuit I, and the video is synthesized to the anode of the diode D 5 by the diodes D 1 to D 4 . This negative pulse becomes a blanking pulse and becomes a positive pulse.
그러므로 인버터(K1)가 구동하는 시간을 블랭킹 시간이므로 인버터(K1)의 출력단에는 블랭킹이 구동되어 귀선을 도거시키게 되며 비데오 합성 신호 출력단(Vout)으로 표 2와 같이 16레벨의 신호를 출력시킬 수 있게 된다.Therefore, the inverter (K 1) is the output terminal of the, so the time for driving the blanking time inverter (K 1) has, and thereby blanking is driven dogeo a retrace to output a signal of 16 levels as shown in Table 2, the video composite signal output terminal (Vout) It becomes possible.
[표 2]TABLE 2
그리고 제4도의 다른 타 실시예 회로의 동작 상태를 살펴보면, 영상 신호 입력단(R, G, B)과 인텐시티 신호입력단(I)의 신호를 저항(R1∼R9)으로 분압시켜 인버터(K1∼K4)에 각각 인가시키면 출력 신호는 역상되어 블랭킹 제거 회로(2)에 인가되게 되고, 블랭킹 제거 회로(2)의 앤드게이트(A1)는 인버터(K1)(K2)의 출력신호를 앤드화 시키고, 앤드게이트(A2)는 인버터(K3)의 신호와 앤드게이트(A1)의 출력 지점에서 낸드게이트(N1)가 구동되면 블랭킹이 제거된다.Referring to the operation of the circuit of another embodiment of FIG. 4, the signals of the image signal input terminals R, G, and B and the intensity signal input terminal I are divided by the resistors R 1 to R 9 to inverter K 1. When applied to ˜K 4 ), the output signal is reversed to be applied to the blanking elimination circuit 2, and the AND gate A 1 of the blanking elimination circuit 2 is an output signal of the inverter K 1 (K 2 ). Then, the AND gate A 2 is blanked when the NAND gate N 1 is driven at the signal of the inverter K 3 and at the output point of the AND gate A 1 .
인버터(K8)의 출력으로 인텐시티 신호가 출력되면 차동 증폭 회로(1)의 트랜지스터(Q1)가 구동되어 에미터의 비데오 합성 신호가 합해지게 된다.When the intensity signal is output to the output of the inverter K 8 , the transistor Q 1 of the differential amplifier circuit 1 is driven to add the video synthesis signal of the emitter.
그러므로 영상 신호 입력단(R, G, B)과 인텐시티 신호 입력단(I)의 입력신호로 블랭킹 제거 회로에 의해 귀선을 소거 시키며 표3에서와 같이 16레벨의 신호를 출력 시키게 된다.Therefore, blanking is canceled by the blanking elimination circuit as the input signals of the video signal input terminals R, G, and B and the intensity signal input terminal I, and a 16 level signal is output as shown in Table 3.
[표 3]TABLE 3
따라서, 본 고안에 따른 모니터 16 그레이 영상 출력 회로는 이상의 설명에서와 같이 게이트에 의한 간단한 회로를 구성시켜 컴퓨터측의 영상 신호 입력단으로 인가되는 신호를 모니터에서 합성하여 16레벨로 디스 플레이시킴으로서 16레벨의 화면을 구성할 수 있는 효과를 갖게 된다.Therefore, the monitor 16 gray image output circuit according to the present invention constitutes a simple circuit by a gate as described above, and synthesizes a signal applied to an image signal input terminal on the computer side at the monitor to display the 16 levels. You will have the effect of configuring the screen.
Claims (3)
Priority Applications (1)
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|---|---|---|---|
| KR2019870016631U KR900005902Y1 (en) | 1987-09-29 | 1987-09-29 | Ig gray image signal outputing circuit of monitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019870016631U KR900005902Y1 (en) | 1987-09-29 | 1987-09-29 | Ig gray image signal outputing circuit of monitor |
Publications (2)
| Publication Number | Publication Date |
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| KR890007952U KR890007952U (en) | 1989-05-18 |
| KR900005902Y1 true KR900005902Y1 (en) | 1990-06-30 |
Family
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Family Applications (1)
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Country Status (1)
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1987
- 1987-09-29 KR KR2019870016631U patent/KR900005902Y1/en not_active Expired
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