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KR900004889B1 - 테스트 패턴 제너레이터 - Google Patents

테스트 패턴 제너레이터 Download PDF

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KR900004889B1
KR900004889B1 KR1019860008480A KR860008480A KR900004889B1 KR 900004889 B1 KR900004889 B1 KR 900004889B1 KR 1019860008480 A KR1019860008480 A KR 1019860008480A KR 860008480 A KR860008480 A KR 860008480A KR 900004889 B1 KR900004889 B1 KR 900004889B1
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KR
South Korea
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signal
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Prior art date
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KR1019860008480A
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가즈오 야마구지
Original Assignee
가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
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Publication date
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Abstract

내용 없음.

Description

테스트 패턴 제너레이터
제1도는 본 발명의 실시예에 의한 테스트 패턴 제너레이터의 구성을 도시한 블럭도.
제2도는 패턴 콘트롤러의 구성을 상세하게 도시한 블럭도.
제3도는 패턴 콘트롤러의 입력/출력 응답을 도시한 개략적인 도면.
제4도는 어드레스/데이터 제어 신호와 외부의 세팅 레지스터로의 입력에 참조된 패턴 콘트롤러의 A/D 출력신호의 상태를 도시한 도표.
제5도는 본 발명의 테스트 패턴 제너레이터를 테스트 장비로 사용하는 전체 시스템을 도시한 블럭도.
제6도는 본 발명의 테스트 패턴 제너레이터를 적용되는 복합장치의 구성예를 도시한 도면.
본 발명은 테스트 패턴 제너레이터에 관한 것으로, 특히 메모리 유니트와 로직 유니트를 갖는 복합 장치를 테스트하는데 알맞는 테스트 패턴 제너레이터에 관한 것이다.
최근, LSI 장치들의 고집적화와 고성능의 도움으로, 메모리 유니트와 로직 유니트를 모두 갖는 LSI 장치들과 같은 여러 종류의 복합 장치, 멀티칩등이 개발되었다.
일반적으로, 복합 장치의 특정한 기능은 메모리 유니트용의 메모리 테스터와 로직 유니트용의 로직 테스터로 테스트한다. 로직 테스터로 메모리 유니트를 테스트하고자 하면, 메모리 유니트에 대한 테스트 패턴을 로직 테스터의 패턴 메모리내에 미리 저장시켜야 한다.
이 방식의 테스트 패턴 제너레이터는, 예를들면 JP-A-55-52967에 기재된 바와 같이 공지의 것이 있다. 이 테스트 패턴 제너레이터로써, 메모리 유니트의 테스트를 위한 규칙적인 어드레스 시쿼스를 발생시키는데 사용되는 패턴 제너레이터도 제어하는 마이크로 프로그램의 제어하에 보조 메모리를 제어하여 2가지 형식의 패턴은 선택적으로 발생되며, 이 보조 메모리는 로직 유니트를 테스트하기 위한 랜덤 어드레스 시퀀스를 발생시키는데 사용된다.
그렇지만, 이 테스트 패턴 제너레이터로써, 제6도에 도시된 바와 같은 복합장치의 메모리 유니트(20)과 로직 유니트 사이의 멀티포트 부분이 연속적인 동작/기능의 테스트, 멀티 메모리셀등의 연속적인 스위칭 테스트와 리드 테스트, 또는 그밖의 테스트에 있어서 완전한 테스트 결과를 얻는 것이 어렵다. 더구나, 다수의 테스트 패턴들의 각각을 각 핀이나 다수 핀을 갖는 각 블럭에 대하여 자주 변화시켜야 하므로, 각 테스트 패턴에 핀 배정을 효가적으로 수행하는 것은 불가능하다.
LSI 장치의 각 핀에 대하여 테스트 패턴을 실시간으로 변화시키는 또 하나의 종래 기술은 General Semiconductor Test Inc.에 의해 "Model GR18, General Purpose Complex VLSI Test system, standard product Description and Specification"에 기재되어 있다. 이 기술에 의하면, 각 테스트 패턴에의 핀 배정에 관련된 문제점들을 해결할 수 있다. 그렇지만, 이 문헌에서는 각 핀에 대한 순차적 패턴 데이터를 실시간으로 변화시키기 위한 테스트 패턴 셀렉터의 상세한 구성을 밝히지는 않았다. 테스트 패턴 셀렉터를 제어하는데 사용하기 위한 핀 제어 테이블은 4k×4비트의 메모리 어레이이다. 테스트 패턴 데이터를 실시간으로 변화시키기 위한 제어신호를 발생시키는 데에는 핀 제어 테이블이 필요하므로, 메모리에 저장된 데이터의 양은 매우 커진다. 또한, 각 핀에 대하여 데이터가 다르다고 한다면, 각 핀에 대해 핀 제어 테이블을 마련해야 할 필요가 있으며, 그렇게 함으로써 핀 제어 테이블이 커진다. 이상의 것과는 달리 오늘날에는 데이트 시간을 줄이기 위하여 테스트 핀의 수를 증가시키는 경향이 있다. 따라서 핀 제어 테이블의 규모는 매우 커진다.
본 발명의 목적은 상기의 문제점을 제거하기 위해 이루어진 것으로 바라는 테스트 사이클에서 다수의 서로 다른 패턴 데이터를 바라는 핀이나 핀 블럭에 공급할 수 있는 테스트 패턴 제너레이터를 제공하는 것이다.
상기의 목적을 달성하기 위해서, 본 발명은 알고리즘적 패턴을 발생시키는 수단, 테스트하려는 장치의 특수 핀에 관하여 사용되는 순차적 패턴을 발생시키는 수단과 선택수단을 제어하고 하나의 핀이나 핀 블럭에 공급될 데이터를 실시간으로 배정하는 패턴 콘트롤러를 포함하는 테스트 패턴 제너레이터를 마련한 것이다.
본 발명의 다른 특징은 패턴 콘트롤러가 상기 선택수단의 제어를 위한 데이터를 저장하는 메모리를 이용하여 구성하는 것이 아니라 콘트롤러의 크기를 작게하기 위하여 마이크로 콘트롤 코드를 사용하는데 있다.
이하, 본 발명의 구성에 대해서 실시예와 함께 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 동일한 부호를 붙이고, 그 반복적인 설명은 생략한다.
제1도는 본 발명의 실시예에 의한 테스트 패턴 제너레이터의 구성을 도시한 블럭도이다. 동일 도면에서, (1)은 알고리즘적 패턴을 발생시키는 알고리즘적 패턴 제너레이터(이하, ALPG라 한다)를 나타내며, (2)는 순차적 패턴을 발생시키는 순차적 패턴 제너레이터(이하, SQPG라 한다)를 나타낸다. SQPG (2)는 주로 각각의 핀 모듈 유니트(16)을 제어하기 위한 테스트 시쿼스 콘트롤러(3), 각각의 핀 모듈 유니트(16)을 위해 마련한 어드레스 레지스터(4) 및 패턴 메모리(5)로 구성된다. 테스트 시쿼스 콘트롤러(3)은 어드레스 버스 c를 거쳐 핀 모듈 유니트(16)의 어드레스 레지스터(4)로 어드레스를 보낸다. 어드레스 레지스터(4)의 출력은 데이터 패턴을 저장하는 패턴 메모리(5)에 공급된다. 테스트 시퀀스 콘트롤러(3)은 버스라인 d를 거쳐서 마이크로 콘트롤 코드를 패턴 콘트롤러(6)에 보낸다. 패턴 콘트롤러(6)은 패턴을 선택하는 것을 제어한다. 본 실시예에 있어서, 패턴 콘트롤러(6)이 4개의 신호를 출력하도록 하기 위하여, 테스트 시퀀스 콘트롤로(3)이 마이크로 콘트롤 코드를 공급한다. 첫번째 것은 핀 방향으로 패턴 조합 모드에 따라 ALPG(1)과 SQPG (2) 사이를 스위칭하기 위한 패턴 모드 발생신호 S/A이다. 두번째 것은 alpg(1)의 어드레스나 데이터(제어 데이터를 포함)를 선택하기 위한 어드레스/데이터 제어신호 A/D이다. 세번째 것은 ALPG(1)의 어드레스중 X 어드레스나 Y 어드레스를 선택하기 위한 X/Y 어드레스 제어신호 X/Y이다. 네번째 것은 SQPG(2)의 홀드 패턴을 출력시키는 것을 제어하기 위한 홀드신호 SH이며, 이 신호 SH는 어드레스 레지스터(4)에 입력된다.
ALPG(1)은 어드레스 버스 a를 거쳐서 각각의 핀 모듈 유니트(16)의 X/Y 어드레스 레지스터(17)에 어드레스를 보내며, 데이터 버스 b를 거쳐서 데이터 레지스터(18)에 데이터를 보낸다. X/Y 어드레스 레지스터(17)은 버스라인 e를 거쳐서 X 어드레서 데이터와 Y 어드레스 데이터를 각각 X 어드레스 멀티플렉서(7)과 Y 어드레스 멀티플렉서(8)에 입력시킨다. 외부 세팅 레지스터(13)으로부터의 외부적으로 설정된 값은 X 어드레스 멀티플레서에 입력되어 X 어드레스의 바라는 비트를 선택하고, 외부 세팅 레지스터(14)로부터의 외부적으로 설정된 값은 Y 어드레스 멀티플렉서에 입력되어 Y 어드레스의 바라는 비트를 선택한다. X 어드레스 멀티플렉서(7)에 의해 선택되는 X 어드레스 값과 Y 어드레스 멀티플렉서(8)에 의해 선택되는 Y 어드레스 값은 패턴 콘트롤러(6)으로부터의 X/Y 어드레스 제어신호 X/Y가 입력되는 X/Y 어드레스 멀티플렉서(10)에 입력된다. 데이터 레지스터(18)은 버스라인 f를 거쳐서 데이터를 데이터 멀티플렉서(9)로 보낸다. 데이터 멀티플렉서(9)에 의해 선택되는 데이터와 X/Y 어드레스 멀티플렉서(10)에 의해 선택되는 어드레스 신호는 패턴 콘트롤러(6)으로부터의 어드레스/데이터 제어신호 A/D에 따라 데이터나 어드레스를 선택하여 그것을 패턴 멀티플렉서(13)로 보내는 어드레스/데이터 멀티플렉서(11)로 보내진다. 패턴 멀티플렉서(12)는 패턴 메모리(5)로부터 패턴신호를 받아들이고, 어드레스/데이터 멀티플렉서(11)로부터 어드레스 신호나 데이터 신호를 받아들이며, 패턴 콘트롤러(6)으로부터의 패턴 발생 모드신호 S/A에 따라 하나의 패턴을 선택하여 패턴을 출력시킨다.
제1도의 실시예는 단일 핀 모듈 유니트(16)의 구성을 나타낸 것이며, 이 유니트는 각각의 핀이나 핀 블럭에 일 대 일로 대응되어 바라는 핀에 각각의 테스트 패턴을 배정한다. 그렇지만, 핀이나 핀 블럭에 가해지는 패턴의 형식은 테스트하려는 LSI 장치와 같은 장치의 형태에 따라 다른 것이 보통이며, 핀 모듈 유니트의 구성은 각각의 핀이나 핀 블럭에 따라 달라질 수도 있다.
제2도 내지 제6도를 참조하여 본 실시예의 테스트 패턴 제너레이터의 동작을 설명한다. 다목적 테스트를 수행하는 본 실시예에서, ALPG(1)로부터의 어드레스 패턴과 데이터(제어 데이터를 포함)패턴 및 시퀀스 콘트롤러(3)의 제어하에 패턴 메모리(5)로부터 리드되는 데이터 패턴을 포함하는 데이터 패턴을 하나의 핀에 공급하거나, 또는 데이터 패턴의 한 사이클 이전의 홀드 패턴을 하나의 핀에 공급한다.
제6도에 나타낸 복합장치는 메모리 유니트나 로직 유니트만으로 구성되는 종래의 장치와는 다르며, 메모리 유니트(20), 산술 유니트(30)과 쉬프트 레지스타(40)으로 구성되는 로직 유니트가 상호 함께 동작하도록 구성된다. 그러므로, 데이터 입력신호 DIN의 데이터는 메모리 유니트내의 데이터와 함께 산술 연산되고, 그 결과가 메모리 유니트(20)내에 라이트된다. 그 결과, 리드 메모리신호 MO는 데이터 입력신호 DIN과 같아야 할 필요는 없으나, 종래의 메모리 출력신호 MO나 쉬프트 레지스터(40)의 출력 데이터와의 비교를 위해 사용되는 기대값 패턴에 대하여 로직 패턴이 요구된다.
또한, 메모리 어드레스 입력에 가해지는 어드레스 입력 신호 A는 부분적으로는 산술 유니트(30)의 산술모드를 설정하기 위한 신호로써 사용되며, 쉬프트 레지스터(40)의 출력 비트 길이를 지정하는 신호로써도 사용된다. 따라서, 메모리 유니트와산술 유니트를 지나는 경로를 이용하는 동작 테스트, 메모리와 쉬프트 레지스터의 연속 테스트, 또는 그외의 테스트와 같은 테스트 모드에서 조차 메모리 유니트 패턴과 로직 유니트 패턴 사이에서 어드레스 입력신호 A를 스위치할 필요가 있다. 또한, 메모리 유니트와 쉬프트 레지스터의 병렬 동작 테스트(교란 테스트)에서도 메모리 유니트 패턴과 로직 유니트 패턴을 병렬로 발생시킬 필요가 있으며, 이와 같이 하려면 각각의 판에 대하여 알고리즘적 패턴이나 순차적 패턴을 실시간으로 선택해야 한다.
패턴 선택은 패턴 콘트롤러(6)에 의해 제어되는데, 상세한 것은 제2도를 참조하여 설명한다. 제2도에서, 테스트 시퀀스 콘트롤러(3)에 의해 발생되는 마이크로 콘트롤 코드는 코드 레지스터(61)에 로드된다. 상기한 바와 같이, 패턴 콘트롤러(6)으로부터 4가지 형태의 신호를 출력시키기 위하여, 코드 레지스터(61)의 마이크로 콘트롤 코드가 외부 세팅 레지스터(63)과 (64)로부터의 출력과 함께 콘트롤 게이트(65)와 (66)에 입력된다. 콘트롤 게이트(65)와 (66)의 출력은 멀티플렉서(10),(11),(12)와 어드레서 레지스터(4)를 제어하여 실시간으로 하나의 패턴을 선택하다. 외부 세팅 레지스터(63)은 ALPG(1)이나 SQPG(2)의 각각에 대응하는 패턴 발생 모드에 대해 ALPG(1)이나 SQPG(2)의 패턴 배정을 지정하는데 사용된다. 콘트롤 게이트(65)에 의해 선택되는 패턴은 디코더에 의해 디코드되는 패턴 발생 모듯 LS호와 외부 세팅 레지스터(63)에 의해 설정되는 값과 함께 입력되며, 그 형식을 제3도에 나타내었다. 외부 세팅 레지스터(63)의 비트 값이 "1"이면 콘트롤 게이트(65)의 출력 신호 S/A는 "1"로 되어 그 비트에 해당하는 패턴 발생 모드(이하, PG모드라 한다)에서만 알고리즘적 패턴(이후 ALP라 한다)을 선택하게 된다. 반면, 외부 세팅 레지스터(63)의 QXM 값이 "0"이라면, 출력신호 S/A는 "0"으로 되어 그 비트에 해당하는 PG모드에서만 순차적 패턴(이하, SQP라 한다)을 선택하게 된다. 따라서, 핀(1)에 대한 각 테스트 사이클의 반복적 패턴 배정 ALP→SQP→ALP→SQP에 대해, 비트 데이터 "101", 16진법 표시로는 (5)가 외부 세팅 레지스터(63)내에서 설정되며, PG모드신호 모드 0→모드 1→모드 3→모드 0이 순차적으로 발생되어 실시간으로 패턴 배정이 수행된다. 이 경우, 각각의 2개의 테스트 사이클에 대한 ALP, SQP의 반복적 패턴 배정에 대하여, 비트 데이터 "11", 16진법 표시로는 (3)이 외부 세팅 레지스터(63)내에 설정된다.
ALP 패턴의 어드레스/데이터 제어 신호 A/D는 제4도에 나타내었으며, 이 신호는 콘트롤 게이트(66)에 각각 입력되는 코드 레지스터(61)로부터의 어드레스 데이터 콘트롤 비트와 외부 세팅 레지스터(64)의 2개의 비트 데이터에 따라 변화한다. 즉, 어드레스 데이터 제어 신호 A/D에 따라 3개의 모드가 얻어진다. 첫번째 것은 전체 테스트 사이클 동안 코드 레지스터(61)로부터의 어드레스/데이터 콘트롤 비트에 관계없이 ALPG(1)의 어드레스를 선택하는 모드이다. 두번째 것은 모드 레지스터(61)로부터의 어드레스/데이터 콘트롤 비트에 따라 각각의 테스트 사이클에 대해 어드레스나 데이터를 실시간으로 선택하는 모드이다. 세번째 것은 코드 레지스터(61)로부터의 어드레스/데이터 콘트롤 비트에 관계없이 전체 테스트 사이클동안 ALPG(1)의 데이터를 선택하는 모드이다. 좀더 상세히 말하면, 제1의 모드에 대해 외부 세팅 레지스터(64)의 20비트가 "0"으로 세트되어 콘트롤 게이트(66)의 어드레스/데이터 제어 신호 A/D를 "0"의 신호로 만든다. 그렇게함으로써 어드레스/데이터 멀티플렉서(11)로부터의 출력 패턴이 어드레스로 바뀐다. 제2의 모드에 대해서는 외부 세팅 레지스터(64)의 20비트와 21비트가 각각 "1"과 "0"으로 세트되어 코드 레지스터(61)로부터의 어드레스/데이터 콘트롤 비트 자체의 값이 어드레스/데이터 제어 신호 A/D로써 직접 출력된다. 이때 얻어지는 값이 어드레서/데이터 멀티플렉서(11)의 출력 패턴을 어드레스나 데이터로 변화시키는데 사용된다. 제3의 모드에 대해서는 외부 세팅 레지스터(64)의 20비트와 21비트가 모드 "1"로 세트되어 어드레스/데이터 제어 신호 A/D를 "1"의 신호로 만들며, 어드레스/데이터 멀티플렉서(11)의 출력 패턴을 데이터로 바꾸어 준다.
ALP 패턴의 X 어드레스나 Y 어드레스에 대한 선택 제어는 제4도에 나타낸 SLP패턴의 어드레스나 데이터에 대한 선택 제어와 똑같은 방법으로 X/Y 어드레스 콘트롤 비트를 이용하여 수행한다. SQP 패턴에 대한 홀드 패턴 제어는 제4도의 것과 똑같으며, 이 제어에서는 콘트롤 게이트(66)으로부터 출력되는 신호 SH가 어드레스를 어드레스 레지스터(4)에 로드하는 것을 금지시켜 패턴 메모리(5)로부터 1사이클 이전에 사용되는 패턴을 출력시키는 것을 가능케한다. ALP 패턴의 X/Y 어드레스를 선택하는 경우, 어드레스/데이터 선택 신호 A/D가 어드레스로 세트되며, 패턴 선택 모드신호 S/A가 ALP 패턴으로 세트되는 것은 명백하다. SQP 패턴의 홀드 패턴을 출력시키는 경우, 신호 SH가 아니라 패턴 선택 모드신호 S/A가 SQP 패턴으로 세트되는 것도 또한 명백하다.
상기의 실시예에서 설명한 패턴 콘트롤러는 크기가 종래의 핀 콘트롤 테이블 크기의 절반 정도로 줄어든다는 이점이 있다.
제5도는 테스트 장비에 적용한 본 발명의 테스트 패턴 제너레이터의 전체 배열을 도시한 것이다. 동일 도면에서, 알고리즘적 패턴 제너레이터(1)은 테스트하려는 장비(300)의 메모리 유니트에 대해 테스트 패턴을 발생시키는데 사용된다. 제너레이터(1)은 메모리에 라이트시킬 데이터와 메모리 콘트롤 신호를 포함한 메모리 어드레스 a와 b를 내부 버스(100)위에 실어 보낸다. 테스트 시퀀스 콘트롤러(3)은 로직 유니트에 대한 패턴 데이터를 출력시키는데 사용되는 메모리 어드레스 C와 핀 배정 정보의 마이크로 콘트롤 코드 d를 내부 버스(100)위에 실어 보낸다. 내부 버스(100)위의 여러 패턴 데이터와 제어 데이터는 테스트 장치(300)의 핀의 갯수보다 많은 핀 모듈 유니트(16a) 내지 (16n)에 공급된다. 핀 모듈 유니트(16a) 내지 (16n)의 각각에 있어서, 여러 종류의 패턴 배정이 각각의 핀에 대해 서로 무관하게 실시간으로 얻어진다. 핀 모듈에는 핀 배정후에 파형을 정형하기 위한 파형 정형기(제1도에는 나타내지 않았음)가 마련된다. 출력패턴의 각각은 테스터 헤딩 부분에서 핀 회로망(200)의 드라이버(driver)와 컴퍼레이터(comperator)에 공급되며 그후에는 테스트 패턴으로서 테스트 장치(300)에 가해진다. 알고리즘적 패턴 제너레이터(1)은 테스트 시퀀스 콘트롤러(3)의 마이크로 프로그램의 제어하에 시동되며, 알고리즘적 패턴 제너레이터(1)자체로부터 신호를 받아들이면 그의 동작을 중시시킨다.
상기의 실시예에서, PG 모드 신호를 이용하면 핀 방향의 조합 패턴의 수는 4이다. 그렇지만, PG 모드신호의 갯수(m 비트)가 증가한다면, 조합 패턴의 수를 2m으로 증가시킬 수 있다. ALPG(1)의 X/Y 어드레스와 데이터가 특정한 비트 길이를 가지므로, 외부 세팅 레지스터(13),(14),(15)는 각각의 핀 모듈 유니트(16)에 대해 임의 1비트를 선택한다. 테스트 시퀀스 콘트롤러(3)의 마이크로 콘트롤 코드의 수를 증가시키고, 콘트롤 게이트(66)을 이용하는 것에 의해 실시간으로 그와 같이 선택하는 것이 가능하다.
또한, 상기의 실시예에 있어서, 핀 모듈 유니트(16)의 모두에 대해 ALPG(1)과 시퀀스 콘트롤러(3)의 쌍이 사용되었지만, 버스 셀렉터와 버스 분배기를 핀 모듈 유니트에 공급하는 패턴을 나누기 위해 마련한다면, ALPG(1)과 시퀀스 콘트롤러의 다수의 쌍을 사용할 수도 있다.
본 발명에 의하면 다수의 서로 다른 패턴들 가운데 바라는 테스트 패턴을 바라는 핀이나 핀 블럭에 공급할 수 있는 콤팩트 테스트 패턴 제너레이터를 마련하는 것이 가능하다.

Claims (14)

  1. 알고리즘적 패턴 발생 수단(1), 순차적 패턴 발생 수단(2), 상기 알고리즘적 패턴 발생 수단과 상기 순차적 패턴 발생 수단에 결합되고, 테스트할 대상 장치의 특정 핀이나 핀 블럭을 사용하기 위해 상기 알고리즘적 패턴 발생 수단(1) 또는 상기 순차적 패턴 발생 수단(2)에서 발생된 패턴 데이터를 선택하는 선택수단과 상기 선택 수단을 제어하는 패턴 콘트롤러(6)을 포함하며, 상기 패턴 콘트롤러에 의해 하나의 핀 또는 핀 블럭에 공급될 데이터가 실시간으로 선택적으로 배정되는 테스트 패턴 제너레이터.
  2. 특허청구의 범위 제1항에 있어서, 상기 순차적 패턴 발생 수단(2)는 마이크로 콘트롤 코드를 발생시켜 테스트 시퀀스를 제어하는 테스트 시퀀스 콘트롤러(3)을 포함하고, 상기 패턴 콘트롤러(6)은 상기 마이크로 콘트롤 코드에 따라 제어하는 테스트 패턴 제너레이터.
  3. 특허청구의 범위 제1항에 있어서, 상기 패턴 콘트롤러(6)은 상기 알고리즘적 패턴이나 상기 순차적 패턴중에서 선택을 실행하는 패턴 발생 모드신호 S/A, 상기 알고리즘적 패턴 발생 수단에 의해 발생된 어드레스나 데이터중에서 선택을 실행하는 어드레스/데이터 제어신호 A/D, 상기 알고리즘적 패턴의 X 어드레스나 Y 어드레스 중에서 선택을 실행하는 X/Y 어드레스 제어 신호 X/Y, 상기 순차적 패턴의 홀드 패턴의 출력을 제어하는 홀드 신호 SH를 출력하는 테스트 패턴 제너레이터.
  4. 특허청구의 범위 제2항에 있어서, 상기 순차적 패턴 발생 수단(2)는, 또 상기 테스트 시퀀스 콘트롤러(3)에 결합되고, 상기 테스트 시퀀스 콘트롤러에서 어드레서 지정 신호를 출력하는 어드레스 레지스터(4)와 상기 어드레스 레지스터에 결합되고, 상기 어드레스 레지스터의 출력을 저장하는 패턴 메모리(5)를 포함하는 테스트 패턴 제너레이터.
  5. 특허청구의 범위 제1항에 있어서, 상기 선택 수단은 상기 알고리즘적 패턴 발생 수단(1)로부터의 어드레스 신호를 선택하는 X/Y 어드레스 멀티플렉서(10), 상기 알고리즘적 패턴 발생 수단에 의해 발생된 데이터 신호를 선택하는 데이터 멀티플렉서(9), 상기 X/Y 어드레스 멀티플렉서와 상기 데이터 멀티플렉서에 결합되고, 상기 X/Y 어드레스 멀티플렉서에 의해 선택된 상기 어드레스 신호나 데이터 멀티플렉서에 의해 선택된 상기 데이터 신호중에서 선택하여 출력하는 어드레스/데이터 멀티플렉서(11)과 상기 어드레스/데이터 멀티플렉서와 상기 순차적 패턴 발생 수단의 출력에 결합되고, 상기 어드레스/데이터 멀티플렉서(11)이 상기 순차적 패턴 발생 수단으로부터의 출력을 선택하는 패턴 멀티플렉서(12)를 포함하는 테스트 패턴 제너레이터.
  6. 특허청구의 범위 제1항에 있어서, 상기 패턴 콘트롤러(6)은 마이크로 콘트롤 코드를 입력하는 코드 레지스터(61), 상기 코드 레지스터(61)으로부터 출력되는 패턴 발생 모드신호를 입력하는 디코더(62), 상기 코드 레지스터(61)로부터 각각 출력되는 어드레스/데이터 콘트롤 비트, X/Y 어드레스 콘트롤 비트와 홀드 콘트롤 비트 및 상기 디코더로부터 출력신호를 입력하는 콘트롤 게이트(65,66), 설정된 값을 상기 콘트롤 게이트(65,66)에 공급하는 외부 세팅 레지스터(63,64)를 포함하는 테스트 패턴 제너레이터.
  7. 알고리즘적 패턴 발생 수단(1), 로직 유니트 테스트를 위한 패턴 데이터를 출력시키는데 사용되는 어드레스 신호와 마이크로 콘트롤 코드를 발생시키는 테스트 시퀀스 콘트롤러(3), 상기 알고리즘적 패턴 발생수단(1)과 상기 테스트 시퀀스 코드를 발생시키는 테스트 시퀀스 콘트롤러(3), 상기 알고리즘적 패턴 발생수단(1)과 상기 테스트 시퀀스 콘트롤러(3)으로부터의 출력을 입력하기 위해 다수의 핀에 대응해서 마련되고, 상기 알고리즘적 패턴 발생 수단과 상기 테스트 시퀀스 콘트롤러로부터의 출력에 따라 발생된 순차적 패턴중에서 선택하는 선택 수단과 상기 테스트 시퀀스 콘트롤러에 결합되고, 상기 테스트 시퀀스 콘트롤러에서 입력된 상기 마이크로 콘트롤 코드에 따라 상기 선택 수단을 제어하는 패턴 콘트롤러(6)을 갖는 다수의 핀 모듈 유니트(16)을 포함하는 테스트 패턴 제너레이터.
  8. 특허청구의 범위 제7항에 있어서, 상기 패턴 콘트롤러(6)은 상기 알고리즘적 패턴이나 상기 순차적 패턴중에서 선택을 실행하는 패턴 발생 모드신호 S/A, 상기 알고리즘적 패턴 발생 수단에 의해 발생된 어드레스나 데이터중에서 선택을 실행하는 어드레스/데이터 제어 신호 A/D, 상기 알고리즘적 패턴의 X 어드레스나 Y 어드레스 중에서 선택을 실행하는 X/Y 어드레TM 제어 신호 X/Y와, 상기 순차적 패턴의 홀드 패턴의 출력을 제어하는 홀드 신호 SH를 출력하는 테스트 패턴 제너레이터.
  9. 특허청구의 범위 제7항에 있어서, 상기 선택 수단은 상기 알고리즘적 패턴 발생 수단으로부터의 어드레스 신호를 선택하는 X/Y 어드레스 멀티 플렉서(10), 상기 알고리즘적 패턴 발생 수단에 의해 발생된 데이터 신호를 선택하는 데이터 멀티플렉서(9), 상기 X/Y 어드레스 멀티플렉서와 상기 데이터 멀티플렉서에 결합되고, 상기 X/Y 어드레스 멀티플렉서에 의해 선택된 상기 어드레스 신호나 상기 데이터 멀티플렉서에 의해 선택된 상기 데이터 신호중에서 선택하여 출력하는 어드레스/데이터 멀티플렉서(11)과 상기 어드레스/데이터 멀티플렉서로부터의 출력이나 상기 순차적 패턴중에서 선택하기 위해 결합된 패턴 멀티플렉서(12)를 포함하는 테스트 패턴 제너레이터.
  10. 특허청구의 범위 제7항에 있어서, 상기 패턴 콘트롤러(6)은 상기 마이크로 콘트롤 코드에 따라 패턴발생 모드신호, 어드레스/데이터 콘트롤 비트, X/Y 어드레스 콘트롤 비트와 홀드 콘트롤 비트를 출력하는 코드 레지스터(61), 상기 코드 레지스터에 결합되고, 상기 패턴 발생 모드 신호에 따라 출력 신호를 발생하는 디코더(62), 설정된 값 신호를 출력하는 외부 세팅 레지스터(63,64)와 상기 설정된 값 신호를 입력하고, 상기 디코더와 상기 코드 레지스터에 결합되고, 상기 디코더로부터의 상기 출력신호와 상기 모드 레지스터로부터의 상기 어드레스/데이터 콘트롤 비트, 상기 X/Y 어드레스 콘트롤 비트, 상기 홀드 콘트롤 비트에 따라서 각각 상기 선택 수단을 제어하도록 상기 출력신호를 출력하는 콘트롤 게이트(65,66)을 포함하는 테스트 패턴 제너레이터.
  11. 특허청구의 범위 제10항에 있어서, 상기 콘트롤 게이트(65,66)은 상기 선택 수단을 제어하기 위해 패턴 발생 모드신호 S/A, 어드레스/데이터 제어 신호 A/D, X/Y 어드레스 제어 신호 X/Y와 홀드 신호 SH를 각각 출력하는 수단을 포함하는 테스트 패턴 제너레이터.
  12. 특허청구의 범위 제7항에 있어서, 상기 패턴 콘트롤러(6)은 마이크로 콘트롤 코드를 입력하는 코드레지스터(61), 상기 코드 레지스터로부터 출력되는 패턴 발생 모드신호를 입력하는 디코더(62), 상기 코드레지스터로부터 각각 출력되는 어드레스/데이터 콘트롤 비트, X/Y 어드레스 콘트롤 비트와 홀드 콘트롤 비트 및 상기 디코더로부터 출력신호를 입력하는 콘트롤 게이트(65,66)과, 설정된 값을 상기 콘트롤 게이트에 공급하는 외부 세팅 레지스터(63,64)를 포함하는 테스트 패턴 제너레이터.
  13. 특허청구의 범위 제1항에 있어서, 상기 패턴 콘트롤러(6)은 상기 마이크로 콘트롤 코드에 따라 패턴 발생 모드신호, 어드레스/데이터 콘트롤 비트, X/Y 에드레스 콘트롤 비트와 홀드 콘트롤 비트를 출력하는 코드 레지스터(61), 상기 코드 레지스터에 결합되고, 상기 패턴 발생 모드 신호에 따라 출력신호를 발생하는 디코더(62), 설정된 값 신호를 출력하는 외부 세팅 레지스터(63,64)와 상기 설정된 값 신호를 입력하고, 상기 디코더와 상기 코드 레지스터에 결합되고, 상기 디코더로부터의 상기 코드 레지스터에 결합되고, 상기 디코더로부터의 상기 출력신호와 상기 코드 레지스터로부터의 상기 어드레스/데이터 콘트롤 비트, 상기 X/Y 어드레스 콘트롤 비트, 상기 홀드 콘트롤 비트에 따라서 각각 상기 선택 수단을 제어하도록 상기 출력신호를 출력하는 콘트롤 게이트(65,66)을 포함하는 테스트 패턴 제너레이터.
  14. 특허청구의 범위 제13항에 있어서, 상기 콘트롤 게이트(65,66)은 상기 선택 수단을 제어하기 위해 패턴 발생 모드신호 S/A, 어드레스/데이터 제어 신호 A/D, X/Y 어드레스 제어 신호 X/Y와 홀드 신호 SH를 각각 출력하는 수단을 포함하는 테스트 패턴 제너레이터.
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