KR890004306B1

KR890004306B1 - 라스터주사 디지탈 디스플레이 시스템과 상기 시스템의 예정된 데이타조합 및 화소 검출방법과 그래픽제어 시스템 및 그 방법

Info

Publication number: KR890004306B1
Application number: KR1019840004185A
Authority: KR
Inventors: 알렌 커머 데이빗; 안드레스 샌즈 지저스; 웨인 트리노스키 스티븐
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션; 제이.에이취.그래디
Priority date: 1983-08-16
Filing date: 1984-07-16
Publication date: 1989-10-30
Also published as: MX157248A; EP0139094A3; AR248197A1; JPS6050586A; ES535133A0; HK54790A; AU567569B2; EP0139094A2; ATE49315T1; EP0139094B1; SG68592G; ES8601513A1; US4706079A; AU3022684A; DE3480965D1; CA1227585A; KR850002905A; BR8404042A

Abstract

내용 없음.

Description

라스터주사 디지탈 디스플레이 시스템과 상기 시스템의 예정된 데이타조합 및 화소 검출방법과 그래픽제어 시스템 및 그 방법

제1도는 다면 버트 맵 디지탈 라스터 주사 디스플레이 시스템의 단순화된 블럭선도.

제2도는 제1도 시스템에 사용된 비교기의 논리선도.

제3도는 제2도의 논리의 수정도.

* 도면의 주요부분에 대한 부호의 설명

1 : 어드레스 유니트 2 : 어드레스 버스

4 : 데이타 버스 5, 6 : 그래픽 제어기

7 : 제어버스 12 : CRT 구동회로

24 : 멀티플렉서 26, 27, 28, 29 : 배타적 NOR회로

30, 31, 32, 33 : AND회로 34, 35, 36 : 레지스터

60, 61, 62, 63 : OR회로

본 발명은 라스터 주사 디지탈 디스플레이 시스템에 관한 것으로, 특히 디스플레이용 데이타가 디스플레이의 화소 패턴에 대응하는 비트 패턴에 기억되는 비트 맵을 사용하는 시스템에 관한 것이데, 상기 화소 패턴은 디스플레이 구동신호를 생성하기 위해 디스플레이 주사와 대응하여 연속적으로 판독된다.

비트 맵 디지탈 디스플레이 시스템은 공지된 시스템이다. 이런 시스템의 실시예가 1974년 5월에 출간된 벨 연구실 보고서의 139 내지 146페이지에서 피이.비이.덴스에 의해 "칼라의 컴퓨터 그래픽"이라고 명칭이 부여된 논문에 기술되어 있다. 상기 논문에서 컴퓨터가 버퍼 메모리내의 연속적인 위치에 연속적인 포인트용 코드를 저장하고, 적절한 주사 인터페이스 회로가 상기 버퍼 메모리를 판독하고 비데오 신호를 생성한다는 것이 언급 되어있다. 또한 칼라 화상이 각각의 비데오 신호를 3가지 칼라신호로 분리하므로 생성된다는 것도 언급되고 있다.

비트 맵 디지탈 디스플레이 시스템의 또 다른 실시예가 미합중국 특허 제4070710호(Sukonick)에 기술되어 있다. 상기 출원서에 기술된 시스템은 본래 단일 비트 맵을 사용하여 흑백 디스플레이용으로 설계되어 있다. 그러나 2비트 맵이 칼라신호를 생성하기 위해 함께 판독된다는 내용이 서술되었다.

어떠한 응용에서, 기억된 칼라 코드 또는 다중비트 흑백 코드를 기준 코드와 비교하는 것이 바람직하다.

한 실시예는 원형과 같은 화상이 하나의 칼라로 다른 하나의 칼라의 배경상에 디스플레이 되고 나서 일체 칼라로 채워지는 칼라 디스플레이 시스템이다. 이를 위해 각 주사선용 디지탈 신호는 주사선이 화상에 삽입될때 우선 화상의 칼라와 비교되어야 하며 그후 주사선이 화상을 벗어날때도 마찬가지이다. 물론 상기 정보로부터, 채워질 주사선의 부분의 위치 및 길이가 결정될 수 있다. 상기 비교 동작은 디스플레이상의 특정 패턴이 공지된 패턴과 비교되는 자동 영상 인식과 같은 다른 용도를 명백히 갖는다.

바이트-광역 부분에만 억세스 가능한 다중 메모리를 사용한 비트 맵 디스플레이 시스템에 있어서, 디스플레이 시스템에 결합된 C.P.U.가 각각의 상이한 메모리로부터 4비트(4개의 메모리가 사용될시에)의 데이타 그룹을 찾기 위해 각각의 메모리로부터 데이타 바이트를 판독하는 것이 통상 요구되고 비트조작 명령 혹은 개별 비트 테스팅처리를 사용한다. C.P.U.가 적어도 하나의 바이트 길이의 데이타상에 통상 작동할 시에 이들 비트 조작 혹은 개개의 비트 테스팅 연산은 과도하게 시간을 소모한다.

그러므로 본 발명의 목적은 라스터 주사 디스플레이 시스템에서 분리 비트조작 또는 개개의 비트 테스팅 기술을 사용하지 않고서 기준 데이타 세트와 화소(pel)데이타 세트를 비교하는 수단을 제공하는데 있다.

본 발명이 n-비트 기준 데이타, 즉 비교데이타 그룹과 n-비트 pel데이타를 비교하는 라스터주사 디지탈 디스플레이 시스템에 사용하는 비교기 시스템을 제공한다.

n-비트 pel데이타가 n비트 맵 메모리로부터 재생된다.

이하 기술된 실시예에서, n은 4이고, 4비트 맵 메모리가 제공된다. n-비트 pel데이타가 mxn비트의 그룹으로서 비교기에 의해 재생되는데, 여기서 m은 예를들어, 8(바이트으 8비트에 대응)일 수도 있다. 비교기는 각각의 m비트의 그룹내의 대응 n비트의 비교를 실행하고 상기 n비트 그룹중 어느 하나와 n-비트 비교 데이타 그룹간의 동등 또는 부등의 표시를 제공하는데 적합하다. 상기 비교 데이타 그룹이 예정된 데이타 조합, 예정된 pel비트 패턴, 예정된 데이타세트 또는 한정된 디지탈 코드로서 또한 고려된다.

이하 첨부된 도면을 참조로하여 본원 명세서를 더욱 상세히 설명하기로 한다.

제1도는 단순화하기 위해, 세부적으로, 주요 성분과 주요 데이타 흐름 통로에 한정된 디지탈 라스터 주사 디스플레이 시스텀의 블럭선도이다. 상기 시스템이 어드레스 버스(2), 제어버스(7) 및 데이타버스(4)에 의해 예를들어, 마이크로 프로세서와 같은 호스트(host) C.P.U.에 결합된다. 예를들어, 동적 랜덤 억세스 메모리(DRAM)일 수도 있는 4개의 메모리(MAPO 내지 MAP3)가 제공되고, 어드레스 유니트(1)에 의해 판독, 기록 및 재생 연산을 위해 어드레스 된다. 각 메모리의 용량이 예를 들어, 64K바이트이고 각각의 메모리가 입력/출력 버스(8, 9, 10 및 11)중 하나에 의하여 2개의 그래픽 제어기(5 및 6)중 하나에 결합된다. 그래픽 제어기가 C.P.U.데이타버스(4)를 통해 메모리와 C.P.U.간의 데이타 흐름을 제어한다.

또한 그들은 메모리에 기록된 데이타 또는 메모리로부터 판독된 데이타상에 이하 기술되어질 비교연산을 포함한 데이타 조작 연산에 영향을 준다. 각각의 메모리가 디스플레이 되어질 각 pel의 한 성분을 구비하고 있는 비트 맵을 기억하기 위해 배열된다. 상기 데이타가 8개의 연속 pel중 한 성분을 각각 표시하는 바이트에 억세스 된다.

잇따라 주사된 pel용 데이타를 제공하기 위해, 근접 위치가 차례로 어드레스 되도록 상기 기억된 데이타가 배열된다.

디스플레이 신호를 제공하기 위해, 각각의 메모리의 대응위치가 각 메모리로부터 하나씩인 데이타의 4바이트를 C.R.T구동회로(12)에 인가하도록 함께 억세스된다.

구동회로(12)에 있어서, 바이트는 각 바이트로부터 하나씩인 4병렬 비트의 순차 세트를 제공하도록 연속된다.

각각의 4비트 세트가 디스플레이 된 pel의 특성을 규정 짓는다. 예를 들어, MAPO가 적색을, MAP1이 녹색을, MAP2가 청색을 포함하고 MAP3가 각각의 pel용 성분 데이타로 추정된다. 상기 성분 데이타로부터, C.R.T. 구동회로가 출력신호(13)상에 발생된다. 물론 상기 시스템이 디스플레이를 위해 상이한 강도 레벨인 4비트 조합으로 표시된 메모리 데이타를 가진 디스플레이를 위해 사용될 수도 있음이 명백하다.

제2도는 제1도의 그래픽 제어기(5 및 6)의 한 부분을 형성하는 하나의 칼라 비교 시스템을 도시한다.

항목 "칼라 비교"는 여기서 편리상 이용되는 것임을 알아두어야 하며, 시스템이 흑백 디스플레이용으로 사용된다면, 비교가 강도 표시 데이타간에 이루어지는 것이 분명하다. 상기 칼라 비교 시스템의 목적은 MAPO에서 MAP3까지의 칼라 데이타와 버스(4)를 통해 수신된 C.P.U.에서의 칼라 데이타를 비교하는데 있다. 메모리 데이타가 바이트로 재생된다고 하더라도, 각각의 디스플레이 pel에 대한 실제 칼라 정보가 메모리에서 각각의 바이트로부터 하나씩인 4비트들을 구비한다. 따라서, C.P.U.데이타와 직접한 바이트씩 비교하는 것은 그 의미가 없다. 그러나 최소 지연을 보장하기 위해, 바이트 전송 및 조작이 매우 바람직하다.

제2도에서, 블럭(20)은 그래픽 제어기(5)내에 있으며 블럭(21)은 그래픽 제어기(6)내에 있고 그 구성 성분은 블럭(20)의 구성 성분과 동일하므로 도시되지 않았다. 데이타의 한 바이트가 각각의 메모리 MAPO 내지 MAP3로부터 판독된다고 가정해보자. 이들이 버스(8 내지 11)을 통해 블럭(20)내의 각각의 레지스터(34, 35)와, 블럭(21)내의 동일 레지스터에 통과된다. 본래는 메모리 데이타와 비교되어질 데이타를 포함하여, 데이타의 한 바이트가 버스(4)를 통해 C.P.U.에 의해 박스(20)내의 멀티 플렉서(24)와 박스(21)내의 동일한 멀티플렉서에 통과해왔다. 데이타의 상기 바이트가 4개의 비사용 비트와 4개의 맵에 대한 4비트의 칼라 정보들을 나타내고, 상기 4개의 비사용 비트는, 6개 혹는 8개 맵이 채택된다면, 사용될 수 있다.

각각의 멀터플렉서는 동시에 2비트만이 선택되도록 설계되었고 박스(20)에 레지스터(25)로서 도시된 레지스터에 이들 비트를 통과시킨다. 멀티플렉서(24)에 대한 이들 2비트가 C.P.U.로부터 POS1라인상의 신호에 의해 선택된 비트 0 및 1이고 다른 멀티플렉서에 대해, POS2 라인상의 신호에 의해 선택된 비트 2 및 3이다. 따라서 멀터플렉서가 C.P.U. 비교 바이트의 각각의 레지스터 비트 0, 1, 2, 및 3을 선택하고 통과시킨다. 그래서 비트 0이 MAPO에서의 바이트내의 비트와 비교되고, 비트 1, 2, 3 각각은 MAP1, MAP2, MAP3에서의 바이트내의 비트와 각각 비교된다. 이제 상세히 박스(20)를 참조하면, 레지스터(34)의 각각의 단으로부터 각각의 8라인(38 내지 39)은 8개의 배타적 NOR회로(26 내지 27)중 각각의 하나에 입력으로써 결합된다. 이들이 레지스터(34)로부터 MAPO바이트중 각각의 비트와 레지스터(25)에서의 0위치 비트를 비교하며, 그 출력이 라인(43)을 통해 XNOR회로(26 내지 27)에 공동으로 결합된다. 동시에 8개의 XNOR회로(28 내지 29)가 라인(40)을 통해 레지스터(35)에 결합되고 공동라인(42)을 통해 레지스터(25)와 결합되어 레지스터(25)로부터 1위치 비트와 MAP1에서 레지스터(25)까지 판독된 바이트를 비교하게 된다. 널리 공지된 바와같이, XNOR회로는 그 입력이 동일할때 "1"출력을 제공하고 그 입력이 같지 않을때 "0"출력을 제공한다. 따라서, 레지스터(34)의 한 비트와 레지스터(25)의 0위치 비트간의 일치가 8개의 라인(44 내지 45)중 대응하는 하나로 인하여 제기된다. 이와 유사하게, 8개의 라인(46 내지 47)중 하나이상이 레지스터(35)의 비트와 레지스터(25)의 1위치 비트간의 일치성을 야기시킨다. 8개의 AND회로(30 내지 31)가 도시된 바와같은 라인(44 내지 45) 및 (46 내지 47)에 걸쳐 대응쌍의 XNOR회로의 출력을 각각 수신한다. 라인(48)에 걸쳐 C.P.U.로부터 사용하능한 신호를 받는 즉시, 각각의 상기 AND회로가 8개의 라인(49 내지 50)중 하나의 대응에 출력을 제공한다. 라인(49 내지 50)중 하나에 제기된 출력이 MAPO 및 MAP1로부터 상응하게 관련된 한쌍의 순서비트와 레지스터(25)의 2개의 칼라 비교 비트간의 일치를 나타낸다. 이와 유사하게, 8개의 라인(51 내지 52)중 하나이상의 MAP2 및 MAP3데이타와 잔여 2칼라 비교비트에 따라서 제기된다.

칼라 비교기능을 완성키 위해, 두 세트(49 내지 50) 및 (51 내지 52)의 대응라인이 각각의 입력을 도시된 바와같은 8개의 AND회로(32 내지 33)에 제공한다. AND회로(30 내지 31)에서의 개방 콜렉터 출력에 대해, 상기 회로(32 내지 33)가 트랜지스터 논리회로보다 오히려 도트-AND연결이 단순할 수도 있다는 것을 주목해야 한다. AND회로(32 내지 33)가 8개의 출력라인(54 내지 55)을 구비하고 이들 라인중 임의의 하나의 출력이 모든 4비트의 칼라 비교 데이타와 각각의 MAPO에서 MAP3까지 하나의 바이트로서 수신된 8개의 그룹이내의 대응 4-비트 pel데이타 그룹간의 동등을 표시한다. 따라서 라인(54)이 활동적이라면, 제1그룹(MAPO에서 MAP3까지의 바이트중 비트0)이 칼라 비교 데이타와 같고, 라인(55)이 활동적이라면, 최종 그룹(맵에서의 바이트중 비트 7)이 칼라 비교 데이타와 같다. 8개의 라인(54 내지 55)이 동등의 표시를 제공하도록 C.P.U.에 역결합된다.

4비트 맵을 사용하는 시스템이 서술되어 있다고 하더라도, 2비트 맵을 사용하는 유사한 시스템이 박스(20)성분만을 사용하여 구성될 수도 있음이 명백하며, 따라서 AND게이트(30 내지 31)의 출력이 AND게이트(32 내지 33)를 사용치 않고도 출력신호를 제공한다. 이와 유사하게 사용된 각각의 부가적 쌍의 맵에 대해 박스(20)형태의 회로를 첨가하고 상기 박스로부터 출력라인으로 출력회로를 적당히 변경시킴으로써 상기 시스템이 6 또는 8비트 맵상에 작동하도록 팽창될 수 있다. 각 쌍의 맵에 작용하도록 동일한 논리를 사용하므로서, 서로 다른 다수의 이들에 작용하는데 필요한 한정된 LSI설계의 수가 분명히 감소된다.

제3도는 제2도에 도시된 배열의 일부 변경을 도시한 논리선도이다. 제3도는 제2도의 블럭(20)의 일정성분을 도시하며, 모든 성분은 양도면에서 동일 참조부호 숫자를 갖는다. 제3도에서, 제2도의 회로가 XNOR회로(26 내지 27)의 출력라인(44 내지 45)의 8개의 OR회로(60 내지 61)와 XNOR회로(28 내지 29)의 출력라인(46 내지 47)의 또 다른 8개의 OR회로(62 내지 63)의 삽입에 의해 변경된다. 각각의 OR회로(60 내지 61)가 라인(64)에 걸쳐 레지스터(66)의 하나의 단으로부터 공동으로 입력을 또한 수신한다. 이와 유사하게 각각의 OR회로(62 내지 63)가 라인(65)에 걸쳐 레지스터(66)이 다른 하나의 단으로부터 공동으로 입력을 수신한다. 제2도의 블럭(21)이 OR회로에 결합된 2단 레지스터의 유사배열을 포함한다는 점에 주목해야 한다.

변경된 배열의 목적은 맵들중 선택된 하나 또는 전부만의 데이타를 칼라 비교 데이타와 비교하도록 하는 것을 허용하는데 있다. 이것은 비교 연산에 나타나지 않을 맵을 규정하므로 이루어지낟. 레지스터(66)와 블럭(21, 제2도)내의 동일한 레지스터가 C.P.U.로부터 로드된다.

레지스터(66)의 상단이 MAPO에서의 데이타와 관련되고 그 하단이 MAP1데이타와 관련된다. 상단의 '1'비트가 XNOR회로(26 내지 27)의 출력과 상관없이 모든 8개의 OR회로(60 내지 61)에서의 '1'비트 출력의 결과를 초래한다.

이와 유사하게 하단의 '1'비트가 XNOR회로(28 내지 29)에서의 출력과 상관없이 라인(46 내지 47)상에 '1'비트 출력을 제공한다. 따라서 '1'비트가 레지스터(66) 및 블럭(21, 제2도)내 동일한 레지스터의 단에 나타날때마다, 대응 칼라 비교 비트와 동등함을 항상 표시하는 대응 맵으로부터의 입력에 응답하여 논리 시스템이 출력을 제공한다. 따라서 이들 레지스터에 적당하게 부하를 걸어줌으로써, 임의의 하나, 둘, 셋 또는 모든 맵에서의 데이타와 칼라 비교 데이타간의 칼라 비교 동작이 이루어질 수 있다.

요약하면, 지금까지 서술해온 것은 n비트 pel데이타의 그룹이 n비트 칼라 비교 그룹과 비교되는 칼라 비교 시스템에 관한 것이다. pel그룹이 n비트-맵 메모리로부터 유도되며, 각각의 상기 메모리가 m연속 pel들에 대한 n비트 pel데이타의 하나의 순서를 표시하는 m병렬 비트를 공급한다. 상기 시스템이 연산시 mxn비트와 칼라 비교 그룹을 비교하는데 유효하다.

본 발명은 양호하고 다양한 다른 실시예와 관련하여 지금까지 설명되었는데 이상에서 설명된 바와같은 발명의 정신 및 범위를 벗어남이 없이도 종래 기술에 익숙한 사람들에 의하여 수정 및 변경이 가능하다.

Claims

다수의 비트 맵 메모리(MAPO 내지 MAP3)와, 병렬 그룹의 각각의 비트 맵 메모리로부터 대응위치에서의 데이타를 재생시키는 수단(1)과, 그룹을 규정짓는 병렬 n비트 화소의 일련의 흐름을 형성하기 위해 그룹을 직렬화시키는 수단(12) 및, 비교데이타 그룹의 각각의 비트와 각각의 pel을 규정짓는 재생 데이타 그룹의 대응 비트간의 동일성을 검출하기 위한 n비트 비교 데이타군의 상기 재생된 데이타를 비교하는 비교시스템(20, 21)을 포함하는 라스터 주사 디지탈 디스플레이 시스템에 있어서, 상기 비교 시스템이 각쌍의 비트 맵 메모리에 대해, 상기 쌍의 비트 맵 메모리에서의 각각의 병렬 m비트 그룹의 각 비트와 병렬 입력 그룹의 2m개의 비트에 대응하는 각각의 2m개의 제1출력라인(44, 45, 46, 47)상에, 입력그룹 비트가 대응 비교데이타 비트에 대한 값과 일치하는 신호를 제공하기 위한 비교 데이타 그룹의 한쌍의 n비트들 중 관련된 하나와 비교하기 위해 배열된 각각의 비교회로(26, 27, 28, 29) 및 m초 출력라인(49, 50)상에 입력 그룹의 대응 비트와 대응비교 데이타 비트간의 일치를 지시하는 신호를 제공하기 위해 제1출력 라인상의 신호를 조합하는 수단을 포함하는 것을 특징으로 하는 라스터 주사 디지탈 디스플레이 시스템.
제1항에 있어서, n이 1보다 더 크고, m개의 제3출력라인(54, 55)상에 모든 병렬 입력그룹의 대응 비트와 비교 데이타그룹의 관련 비트간의 대응을 지시하는 신호를 제공하기 위해 각 비교회로의 제2출력 라인중 대응하는 라인상에 신호를 합성하는 수단(32, 33)을 포함하는 것을 특징으로 하는 라스터 주사 디지탈 디스플레이 시스템.
제2항에 있어서, 각각의 비교 시스템에서, 완전한 비교 데이타 비트 그룹으로부터, 상기 비교 시스템과 관련된 비트의 쌍을 선택하는 수단(24)을 포함하는 것을 특징으로 하는 라스터 주사 디지탈 디스플레이 시스템.
제1항에 있어서, 각각의 비교회로가 비교회로와 관련된 비교데이타 그룹의 비트의 쌍을 레지스터 시키는 제1레지스터(25)와, 관련된 비트 맵 메모리로부터 m비트의 재생된 그룹을 레지스터 시키는 제2 및 제3레지스터(34, 35)와, 상기 제2 및 제3레지스터중 한 레지스터의 관련 상태의 출력과 상기 제1레지스터의 관련 출력을 재생하기 위해 각각 결합된 m개의 배타적 NOR회로(26, 27, 28, 29)의 제1 및 제2세트와, 각각의 세트의 하나의 배타적 NOR회로를 재생하기 위해 각각 결합된 m개의 AND회로 세트(30, 31)를 포함하는 것을 특징으로 하는 라스터 주사형 디지탈 디스플레이 시스템.
제4에 있어서, n이 4이고 비교형 시스템이 각각의 2개의 비교회로의 대응 AND회로로부터 출력을 수신하도록 각각 결합된 또 다른 m개의 AND회로세트(32, 33)를 포함하는 것을 특징으로 하는 라스터 주사형 디지탈 디스플레이 시스템.
제1항에 있어서, 상기 n개의 메로리보다 더 적은 데이타와 상기 n비트 비교 데이타 그룹을 비교하기 위해 데이타가 상기 비교 데이타 그룹과 비교되지 못하는 메모리를 지시하는 수단(66)과 상기 지시된 메모리로부터 수신된 데이타에 관계없이 상기 지시된 메모리에 대응하는 각각의 m개의 제1출력 라인상에 상기 신호를 제공하기 위해 지시수단에 응답하는 논리수단(60, 61, 62, 63)을 포함하는 것을 특징으로 하는 라스터 주사 디스플레이 시스템.
제6항에 있어서, 상기 지시수단은 각 단이 관련된 메모리에 대응하는 n단 레지스터 수단과 상기 제1출력 라인중 관련된 한 라인에 각각 결합된 다수의 OR회로를 포함하며, 레지스터 수단의 각 단이 관련된 m개의 OR회로를 게이트하기 위해 결합되어 그 단이 ‘1’2진 상태에 있으면, 모든 결합된 OR회로가 관련된 비교 회로의 출력에 관계없이 상기 신호를 제공하는것을 특징으로 하는 라스터 주사 디스플레이 시스템.
프로세서와, 라스터 주사 디스플레이와, 사이 디스플레이에 배치되며, 1보다 큰 양의 정수인 적어도 n개의 메모리 플레인(MAPO 내지 MAP3) 및, 각각의 플레인으로부터 상기 디스플레이상의 연속적인 화소와 일치하여 위치된 m비트의 데이타 그룹을 판독하기 위해 상기 n개의 플레인을 동시에 어드레스 하는 수단(1)을 포함하는 디지탈 디스플레이 시스템에서, 각각의 상기 m개의 연속적인 화소위치에서 상기 n데이타 그룹내의 n비트의 예정된 데이타 조합을 검출하는 방법에 있어서, a)비트의 동일성에 응답하여 제1출력 지시를 제공하도록 상기 예정된 데이타 조합의 각 비트와 상기 n데이타 그룹중 대응하는 한 그룹의 모든 비트를 동시에 비교하는 단계 및, b)상기 다수의 데이타 그룹내의 상기 동일한 비트위치에서 각 비트와 상기 예정된 데이타 조합내의 상기 다수의 비트중 대응하는 한 비트간의 동일성의 제2출력 지시를 제공하도록 상기 다수의 데이타 그룹내의 동일한 비트위치에 관한 상기 제1출력 지시를 조합하는 단계를 포함하는 것을 특징으로 하는 예정된 조합검출 방법.
제8항에 있어서, 상기 데이타 그룹내의 동일한 비트 위치에서 각각의 비트와 상기 예정된 데이타 조합내의 대응 비트간의 동일성의 제3출력 지시를 제공하도록 상기 n개의 데이타 그룹에 관한 상기 제2출력지스를 포함하는 또 다른 단계를 포함하는 것을 특징으로 하는 예정된 데이타 조합 검출방법.
호스트 및 디스플레이 모니터를 포함하고 출력이 pel비트 패턴을 상기 모니터에 제공하기 위해 조합되는 다중 메모리 맵(MAPO 내지 MAP3)에 기억된 비트 밉 영상을 사용하는 디지탈 디스플레이 시스템내에 기억된 다수의 pel비트 패턴 가운데 예정된 화소(pel)를 검출하는 방법에 있어서, a)상기 예정된 pel비트 패턴을 기억하는 단계와, b)다수의 데이타 그룹으로서 다수의 상기 메모리 맵 디스플레이 데이티로부터 기억된 pel비트 패턴을 포함하는 상기 데이타 그룹내에 대응하게 놓여진 비트를 동시에 판독하는 단계와, c)상기 메모리 맵으로부터 동시에 판독된 상기 다수의 데이타 그룹을 병렬로 기억시키는 단계와, d)단일 비트와 각각의 데이타 그룹 비트간의 동일성의 제1병렬 출력지시를 발생하기 위해 각각의 병렬 데이타 그룹내의 모든 비트와 예정된 pel비트 패턴중 대응하는 단일 비트를 동시에 비교하는 단계 및, e)상기 기억된 pel비트 패턴내의 비트와 예정된 pel비트 패턴내에 대응하는 비트간의 동일성의 제2지시를 제공하기 위해 데이타 그룹내에 대응하게 놓여진 비트에 관한 제1병렬 출력지시를 조합하는 단계를 포함하는 것을 특징으로 하는 예정된 화소 검출방법.
호스트 프로세서와, 라스터 주사 디스플레이와, 상기 디스플레이에 각각 배치되어지며, 1보다 큰 양의 정수인 적어도 n개의 메모리 플레인(MAPO 내지 MAP3)과, 각각의 상기 n개의 플레인으로부터 상기 디스플레이상에 연속적으로 주사된 화소(pel)와 일치하여 놓여진 m비트의 데이타 그룹을 동시에 판독하기 위해 상기 n개의 메모리 플레인을 동시에 어드레스 하는 수단(1) 및, 각가그이 데이타그룹의 각각의 대응 비트위치에서 n비트의 예정된 데이타 세트의 존재를 검출하는 장치를 포함하는 디지탈 디스플레이 시스템에 있어서, a)상기 예정된 데이타세트를 기억하는 수단(25)과, b)상기 n개의 데이타 그룹을 동시에 기억하는 수단(34, 35)과, c)비트의 동일성에 응답하여 제1출력 지시를 제공하기 위해 상기 예정된 데이타 세트내의 모든 비트와 상기 기억된 데이타 그룹중 대응하는 한 그룹내의 모든 m비트를 동시에 비교하는 수단(26, 27, 28, 29) 및, d)다수의 상기 데이타 그룹내에 동일 비트 위치에 관한 상기 제1출력 지시를 조합하고 상기 다수의 데이타 그룹내의 상기 동일한 비트 위치에서 각각의 비트와 상기 예정된 데이타 세트내의 상기 다수의 비트중 대응하는 한 비트간의 동일성의 제2출력 지시를 제공하는 수단(30, 31)을 포함하는 것을 특징으로 하는 디지탈 디스플레이 시프템.
제11항에 있어서, n이 2보다 크며, 상기 제1출력 지시를 조합하는 상기 수단이 상기 n그룹내의 동일한 비트 위치에서 각각의 비트와 상기 예정된 데이타 세트내의 대응하는 비트간의 동일성의 제3출력 지시를 제공하기 위해 상기 n데이타 그룹에 관한 상기 제2출력을 조합하는 수단(32, 33)을 또한 포함하는 것을 특징으로 하는 디지탈 디스플레이 시스템.
제11항에 있어서, 맵 선택 데이타를 기억하는 수단(66) 및, 상기 비교 수단에 의한 비교를 상기 예정된 pel비트 패턴의 선택된 비트로 제한하기 위해 상기 맵 선택 데이타에 응답하는 수단(60, 61, 62, 63)을 포함하는 것을 특징으로 하는 디지탈 디스플레이 시스템.
각 그룹내의 대응비트를 각각 포함하는 메모리 맵 디스플레이 비트 패턴이 다수의 데이타 그룹으로서 동시에 판독되는 다중 메모리 맵(MAPO 내지 MAP3)에 기억된 비트 맵 영상을 사용한 디지탈 디스플레이 시스템내에 예정된 화소(pel)비트 패턴을 검출하는 장치에 있어서, a)상기 예정된 pel비트 패턴을 기억하는 수단(25)과, b)상기 맵으로부터 판독된 상기 디수의 데이타 그룹을 동시에 기억하는 수단(34, 35)과, c)단일 패턴 비트와 각각의 데이타 그룹 비트간의 동일상의 제1병렬 출력지시를 발생하기 위해 각각의 데이타 그룹내의 모든 비트와 예정된 pel비트 패턴의 대응 단일 비트를 동시에 비교하는 수단(26, 27, 28, 29) 및, d)디스플레이 비트 패턴내의 비트와 상기 예정된 비트 패턴내의 대응 비트간의 동일성의 제2지시를 제공하기 위해 데이타 그룹내에 대응하게 놓여진 비트에 관련된 제1병렬 출력지시를 조합하는 수단(30, 31)을 포함하는 것을 특징으로 하는 예정된 화소 비트 패턴 검출장치.
호스트 프로세서로부터 디지탈 명령 및 데이타를 수신하고 pel정보를 디스플레이 모니터에 제공하며, 상기 pel정보를 규정하기 위해 디지탈 코드를 형성하는 수단을 가진 그래픽 제어 시스템에 있어서, 경계를 가지며, 디스플레이 되어질 영상을 표시한 비트 패턴을 수신하고 기억하는 다수의 제1모모리(MAPO 내지 MAP3)와 ; 상기 호스트 프로세서와 상기 다수의 제1메모리에 결합되며 동시에 바이트-싸이즈 양으로 각각의 상기 메모리로부터 다수의 제2의 영상비트를 판독하는 어드레싱 수단(1)과 ; 대응 메모리로부터 상기 다수의 제2의 영상 비트를 수신하는 대응 메모리에 각각 결합되며, 상기 메모리로부터 각각의 대응하게 놓여진 비트가 pel정보를 규정하는 다수의 제1레지스터 수단(34, 35) 및, 디지탈 코드와 상기 호스트 프로세서로부터 수신된 특정 디지탈 코드를 표시하는 각 세트의 비트의 비교를 위해 상기 메모리로부터 상기 다수의 제2비트를 동시에 수신하고, 상기 디지탈 코드와 상기 특정 디지탈 코드의 동일성을 확인하여, 영상 경계 코드가 검출되었는가를 지시하는 상기 다수의 제1메모리에 결합된 비교수단(26, 27, 28, 29)을 포함하는 것을 특징으로 하는 그래픽 제어 시스템.
호스트 디지탈 프로세서를 다수의 주사라인을 야기시킨 라스터 주사 디스플레이 모니터에 결합시키며, 상기 모니터에 의해 디스플레이 되어지고 적어도 하나의 주사 라인에 경계를 가진 영상을 표시하는 데이타 비트 패턴을 기억하는 다수의 메모리(MAPO 내지 MAP3)를 포함하는 그래픽 제어 시스템에서, 그 방법은 각가의 메모리에서 바이트내에 동일하게 놓여진 비트가 라스터 주사 라인상에 상기 디스플레이 모니터에 의해 디스플레이 되어질 화소의 특성을 규정하기 위해 사용된 디지탈 코드의 비트를 나타내는 각각의 상기 동시에 인출하는 단계와 ; 상기 디지탈 코드와 상기 호스트 프로세서로부터 수신되며, 화소 특성을 표시하는 특정 디지탈 코드를 동시에 비교하는 단계와 ; 상기 다수의 바이트에 의해 표시된 모든 영상요소를 위해 상기 비교스탭을 반복하는 단계와 ; 상기 디지탈 코드와 상기 특정 코드의 동일성을 확인하는 단계 및 상기 라스터 주사 라인상의 상기 pel의 위치를 상기 식별로부터 결정하는 단계를 포함하는 것을 특징으로 하는 그래픽 제어방법.
적어도 하나의 프로세서 및 디스플레이를 포함하고 다수의 데이타 그룹으로서 동시에 판독되며 각 그룹에 대응하는 비트를 포함하는 메모리 맵 디스플레이 비트 패턴으로부터 다중 메모리 맵(MAPO 내지 MAP3)에 기억된 비트 맵 영상을 사용하는 디지탈 디스플레이 시스템내에 예정된 화소(pel)비트 패턴을 검출하는 장치에 있어서, a)상기 예정된 pel비트 패턴을 기억하는 제1레지스터 회로(25)와, b)상기 다수의 데이타 그룹의 개개의 한 그룹을 각각 동시에 기억하는 다수의 제2레지스터 회로(34, 35)와, c)단일 패턴 비트와 각각의 데이타 그룹 비트간의 동일성의 제1병렬 출력지시를 발생하기 위해 각 데이타 그룹의 모든 비트와 예정된 pel비트 패턴의 대응 단일비트를 동시에 비교하는 상기 제1레지스터 회로 및 상기 제2레지스터 회로의 내용을 수신하도록 연결된 비교기(26, 27, 28, 29) 및, d)데이타 그룹내에 동일하게 놓여진 비트에 관한 제1병렬 출력 지시를 수신하고 상기 디스플레이 비트패턴의 비트와 상기 예정된 비트패턴의 대응 비트간의 동일성의 제2지시를 제공하기 위해 상기 제1지시를 조합하도록 연결된 논리회로(30, 31)를 포함하는 것을 특징으로 하는 예정된 화소 비트 패턴 검출장치.