KR880000300B1 - 버퍼 메모리의 에러 처리 시스템 - Google Patents

Abstract

내용 없음.

Description

버퍼 메모리의 에러 처리 시스템

제1도는 본 발명에 따른 버퍼 메모리의 에러 처리 시스템의 실시예를 예시한 블록 다이어그램.

제2도는 세트 조합 시스템의 버퍼 메모리를 설명하는 블록 다이어그램.

제3도는 LRU패턴(least recently used patten)의 예를 예시한 다이어그램.

제4a도~제4d도는 갱신방법(updating method)을 설명하는 다이어그램.

제5도는 회복 논리(recovery logic)의 예를 보인 다이어그램.

제6a도~제6d도는 교체논리회로(a replace logic cruit)의 배열의 예를 도시한 다이어그램.

제7도는 에러 검출 회로의 구성을 도시한 다이어그램.

제8도는 회목 논리회로의 배열의 예를 도시한 다이어그램.

제9도는 셀랙터(selector)의 예를 예시한 다이어그램.

제10도는 본 발명에 따른 버퍼 메모리의 에러처리 시스템의 다른 실시예의 주요부를 예시한 블록 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

1 : 요구 어드레스 레지스터 2-0~2-(m-1) : 태그부(tag portion)

3-0~3-(m-1) : 일치회로 4 : 갱신 논리회로

5 : LRU어드레스 레지스터 6 : LRU회로

7 : 교체논리회로 8 : 회복 논리회로

9 : 에러 검출회로 10 : 셀렉터

11 : 연산상태 레지스터 8A : 플립-플롭(flip-flop)

본 설명은 LRU시스템에 기준으로하여 교체 처리를 수행하는 버퍼 메모리에 관한 것으로 특히 에러가 LRU회로내에서 발생하더라도 교체 블록을 결정하는 버퍼 메모리의 에러 처리 시스템에 관한 것이다.

종래와 LRU시스템은 버퍼 메모리내에 기억되고 거기로부터 판독된 주기억 데이터로 이동될때 제1우선 순위를 가지는 LRU 데이터를 버퍼 메모리에 항상 유지될 수있는 고주파수 데이터로 교체되는 것이었다.

이러한 LRU 시스템을 사용하는 버퍼 메모리에서 교체되는 블록(block)이나 유니트 데이터(unit data)는 대개 다음과 같은 방법에 의하여 결정되었다. 상기 LRU 회로는 교체되는 블록을 결정하기 위한 정보(즉 LRU패턴)를 출력하고, 교체논리회로는 규정된 교체연산법(algorithm)에 입각하여 LRU정보의 각 비트를 디코우드하여 교체되는 단지 한 블록만을 지시하기 위한 출력을 인출하였다. 이에반하여 갱신논리회로는 블폭들이 새로이 사용되었던 순서를 결정함으로써 LRU 패턴이 교체되는 블록상의 정보를 항상 유지하기 위하여 LRU 회로내의 LRU 패턴을 갱신하였다. 이것은 mpu블록(the most previously used block)이 LRU라는것을 가정하에 설정된것으로 사용된 고주파수 데이터는 항상 버퍼 메모리에 로우드(load)될 수 있다.

고정되거나 또는 간헐적인 폴트(fault)가 LRU 회로에서 발생하여 규정된 것보다 다른 LRU 패턴을 발생시킬 경우에 교체논리회로내의 교체 연상방법이 정상적으로 행해지지 않아 교체논리회로에 의해 교체되는 블록을 지시하기 위한 출력이 발생하지 않게 된다. 이러한 에러는 스압프 시스템(swap system)의 버퍼 메모리에 아주 심각한 폴트를 유발하게 되어 주 메모리내의 데이터의 갱신은 버퍼 메모리에 로우드된 데이터만을 위해서만 수행된다. 상술한 이유는 스와프 시스템에서 갱신된 주 메모리의 데이터의 오포튜니트(opportunity)가 스토오쓰로우 시스템(a store through system)내에서 상기의 에러와 다른 에러에 의해 잃게되어 버퍼 메모리내에 동일한 데이터가 로우드됨과 동시에 주 메모리는 갱신된다.

이러한 문제점들을 해결하기 위하여 LRU 회로의 이중화가 고려되었는데 , 이렇게 되면 시스템의 고장을 예방할지는 모르지만 사용된 하드웨가 많게되어 가격이 비싸지게되는 결점이 있다.

본 발명의 목적은 LRU 에러로부터 유발되는 시스템의 고장을 사전에 방지하는 LRU 시스템을 사용하는 버퍼 메모리의 에러 처리 시스템을 제공하는데 있다.

본 발명의 다른 목적은 LRU 회로를 이중으로 하는 경우보다 더 적은양의 하드웨어를 포함하는 회로가 사용하는 버퍼 메모리의 에러 처리 시스템을 제공하는데 있다.

본 발명의 또 다른 목적은 LRU회로를 이중으로 하는 경우보다 더 경제적인 버퍼 메모리의 에러 처리 시스템을 제공하는데 있다.

이하 첨부 도면에 의거 본 설명을 상세히 설명한다.

제1도는 본 발명에 따른 버퍼 메모리용 에러 처리 시스템의 실시예의 회로 구성을 예시한 블록 다이어그램으로써, 예비부호 1은 요구 어드레서 레지스터, 2-0~2-(m-1)은 태그부, 3-0~3-(m-1)은 일치회로, 4는 갱신논리회로, 5는 LRU 어드레스 레지스터, 6은 LRU회로, 7은 교체논리회로, 8은 회복 논리회로, 9는 에러 검출회로, 10은 셀렉터, 11은 연산상태 레지스터를 각각 표기한것이다.

제2도에서 예시부호 MS는 주 메모리를, BS는 버퍼 메모리를 각각 표기한 것이다. 이 주 메모리(MS)와 버퍼 메모리(BS) 각각은 횡렬방향에 1세그먼트(segment)를 구성하는데, 이 세그먼트 각각들은 후술하는 세트들 0, 1, ……(1-1)에 관한 것이다. 상기횡렬방향의 주 메모리(MS)는 많은 세그먼트를 자지지만 버퍼 메모리는 대개 적은 수의 세그먼트를 가진다. 버퍼 메모리(BS)의 m세그먼트들은 조합된 레베들 0, 1……(m-1)각각에 관한 것이다. 따라서, 각개의 세그먼트들은 주 메모리(MS)내에 한정되고, 버퍼 메모리(BS)는 후술하는 블록들에 관련된다. 상기 세트 조합 시스템은 프로그램을 실시할때 주 메모리(MS)와 버퍼 메모리(BS)와 같은 세트의 블록사이의 데이터를 교체시키고 기억동작을 수행한다.

엑세스를 위한 요구가 프로세서로부터 버퍼 메모리(BS)에 인가될때 엑세스된 데이터에 해당하는 요구 어드레스는 요구 어드레스 레지스터(1)내에 세트된다. 상기 요구 어드레스는 고차 어드레스(high-order address)와 저차 어드레스(low-order address)로 구성되는데, 전자는 주 메모리(MS)의 열방향에 있는 수에 해당하고, 후자는 세트의 수에 해당한다. 레지스터 (1)의 고차 어드레스는 일치회로〔(3-0)~3-(m-1)〕에 인가되고 저차 어드레스는 태그부〔(2-0)~2-(m-1)〕에 입력된다. 태그부〔(2-0)~2-(m-1)〕는 버퍼 메모리(BS)내의 조합 레벨 〔(1)~(m-1)〕에 해당되도록 제공되고, 이들에 해당하는 레벨들로 버퍼메모리(BS)내에 기억된 모든 데이터(주 메모리 MS에 같은 어드레스로써 각각 주어진 모든 데이터)의 어드레스를 기억하고, 세트 어드레스에 의해 회복될때 일치된 불록의 고차 어드레스를 출력한다. 상기 일치회로〔(3-0)~3-(m-1)〕각각은 고차어드레스가 거기에 해당하는 태그부로부터 입력하고, 요구 어드레스 레지스터 (1)로 부터의 고차어드레스가 서로 일치하면 태그 일치 신호를 각각 발생하고 이 태그 일치신호에 의해 버퍼 메모리에 관련된 블록이 엑세스된다.

일치회로〔(3-0)~3-(m-1)〕들중의 어느 한 회로가 태그 일치신호를 출력할때 갱신논리회로 (4)는 버퍼 메모리 (BS)내에 관련된 세트내에 기억된 데이터의 메모리 순서를 지시하는 갱신 정보를 출력한다. 이러한 처리를 수행하는 세트 조합 시스템은 이미 미합중국 특허 제3,588,829호에 발표되어 있다. 상기 갱신논리회로 (4)에 의해 발생된 갱신 정보는 LRU 회로 (6)에 인가된다. 상기 LRU 회로 (6)는 세트에 해당하는 각 블록내의 데이터의 메모리의 순서를 지시하는 LRU 정보, 즉, LRU 패턴을 재 기록한다.

대응하는 어드레스가 태그부〔(2-0)~2-(m-1)〕에 존재하지 않고 태그 일치 신호가 발생하지 않는 경우에 요구 어드레스 레지스터 (1)내의 세트 어드레스는 LRU 어드레스 레지스터 (5)에 세트되어 LRU 회로 (6)에 인가되어 세트와 관련된 LRU 정보를 판독한다. 따라서 상기 판독된 LRU 정보는 LRU 정보를 기준으로 선택하고 조합 레벨 정보를 소거하는 교체논리회로 (7)에 인가된 후 셀렉터(10)를 통해 버퍼 메모리(BS)에 관련된 블록의 데이터를 교체하는 선택조합 레벨로써 정보를 출력한다.

상기 소거 조합 레벨 정보는 메모리나 태그부에 기억된 내용이 고정된 폴트를 가지며 관련된 블록의 내용이 사용되지 않고 소거 조합 레벨이 상기 블록의 데이터를 소거할때 제공된다. 이러한 정보는 연산상태 레지스터(11)로 부터 입력된다. 일치회로〔(3-0)~3-(m-1)〕각각에 거기에 대응하는 레벨의 소거 조합 레벨정보가 인가될때 이 정보가 논리 "0"이면 태그 일치 신호의 발생은 금지된다.

이 경우 교체논리회로 (7)에서의 대채논리는 후술하는 방법에 의해 결정된다. 조합 레벨 i 와 j사이의 일시적인 관계가 레벨 i가 레벨 j보다 더 빠르냐에 따라 Lij=1이나 Lij=0으로 지시된 LRU 패턴의 각 비트가 나타나면 소저 조건에 관련된 비트 Lij의 조랍 레벨 i와 j사이의 일시적인 관계는 다음의 방정식에 의해 표현된다.

(1)

여기에서 DELETE i와 DELETE j는 조합 레벨 i와 j가 소거되는가 되지 않는가에 따라 "1"이나 "0"으로 가정된다. 조합 레벨의 수를 m=4라고 가정하면 (즉 i, j=0~3)조합 레벨들(0~3)을 교체 하는 것은 다음의 방정식에 의해 결정된다.

(2)

상기의 방정식에서 왼쪽의 값이 1일때 조합 레벨은 교체되고, 값이 0일때는 교체되지 않는 것을 나타낸다.

교체논리회로 (7)가 폴트를 가지며 교체되는 레벨을 지시하는 출력을 발생하지 않으면 에러 검출회로 (9)는 이러한 상태를 검출하여 회복 논리회로 (8)로부터의 출력을 선택하도록 셀렉터(10)를 지시한다. 회복논리회로 (8)는 소거 조합레벨 정보를 기준으로 블록들중의 어느 하나를 결정하영 셀렉터 (10)를 통해 선택 조합 레벨의 정보를 출력한다. 따라서 만약 교체논리회로(7)가 폴트를 가져와도 교체 동작이 버퍼 메로리(BS)에서 수행될 수 있다. 회복방법은 여러방법중에서 임의로 선택할 수 있는데, 예를들면 소거된 레벨들을 제외한 같은 세트에 내포된 연합 레벨들 중 최저의 레벨을 선택하는 논리를 사용할 수도 있다.

제3도는 상기 조합레벨들의 수 m가 4일 경우에 상술한 실시예의 LRU 패탄의 내용의 예를 예시한 것이다. 제3도에서의 예시부호 L₁, L₂, L₃, L₁₂, L₁₃, L₂₃은 LRU 패턴의 각 비트 Lij(여기에서 i, j=0~3, i<j)에 해당하는 6비트 정보를 나타낸 것이다. 제1도의 LRU 회로는 상기 LRU 패턴의 세트들을 기억한다.

제4a도~제4d도는 제3도에 도시한 LRU 패턴을 갱신하는 방법의 예를 보인 것으로, 제4a도는 조합 레벨(0)이 MRP데이터(the most recently referred data)인 경우에 다른 레벨들에 관계없이 최신 데이터가 되고, 이와 유사하게 제4b도~제4d도의 레벨 1, 2, 3이 최신 데이터일 때 조합 레벨 1, 2, 3들도 최신 데이터가 된다.

제5도는 DELFTE 0~DELFTE 3 각각 이 조합논리 0~3이 소거되거나 소거되지 않은 조건을 지시하는 회복논리의 예를 예시한 것으로, 0을 지시하는 레벨은 소거되고 1을 나타내는 레벨은 소거되지 않는다.

RECOVER ASS 0~3은 교체되는 레벨들에 대한 명령을 보인 것으로, 값1은 레벨이 교체되는 것은 지시하고, 값0은 레벨이 교체되지 않는 것을 지시한다.

제6a도~제6d도는 상기 방정식(1)(2)에 의한 교체논리를 수행하기 위한 교체논리회로도를 예시한 것으로 예시부호 LRU 1~LRU 6는 6비트의 LRU패턴의 비트 +L₁, L₂, L₃, L₁₂, L₁₃, L₂₃을 래치-업(lacth-up)하여 래치출력 +L₁, +L₂, +L₃, +L₁₂, +L₁₃, +L₂₃을 각각 발생하는 래치회로를 예시한 것이다. 제6b도는 제1도에 사용된 것과 동일한 시스템의 시동시의 연산상태 레지스터를 예시한 것으로써, m조합레벨에 해당하는 소거조합레벨 입력들을 수신한 다음 소거조합레벨정보 DELETE 0~3을 발생시킨다.

상기 소거조합레벨정보 DELETE 0~3은 관련된 레벨을 소거하느냐 소거하지 않느냐에 따린 sign+나 또는 sign-을 가지는 신호로써 공급된다.

제60도는 LRU패턴의 각 비트의 정보와 소거조합레벨정보를 사용한 상기 방정식(1)의 연산을 수행하여 소거에 대한 조건을 고려한 비트 LD0₁, LD0₂, LD0₃, LD1₂, LD1₃, LD₂₃을 발생하는 회로도를 예시한 것으로, 상기 각 비트들의 각각은 값 "1"이나 "0"에 해당하는 sign+나 sign-을 가지는 신호를 형성한다.

제6d도는 LRU패턴의 각 비트들을 사용하여 상기 제(2) 방정식의 연산을 수행하여 각 레벨들이 교체되는 것을 지시하는 출력 +REPLACE 0~3을 발생하는 회로도를 예시한 것이다.

제7도는 교체논리회로 (7)가 출력 +REPLACE 0~3중의 어떠한 출력을 인출할 때 에러가 없음을 지시하는 출력 -LRU ERROR를 인출하고, 출력 +REPLACE 0~3 모두가 인가되지 않을 때 에러의 출현을 지시하는 출력 +LRU ERROR를 인출하는 에러검출회로 (9)의 예를 보인 것이다.

제8도는 제5도에 도시된 회복논리를 실행하기 위한 복귀논리회로 (8)의 예를 도시한 것으로써, 제6b도에 예시된 동작상태 레지스터로 부터 소거조합레벨정보를 기준으로 교체되는 레벨을 지시하는 출력 +RECOVER 0~3을 발생한다.

제9도는 교체논리회로 (7)로부터 인출된 출력 (+REPLACE 0~3)과, 회복논리회로 (8)로 부터 인출된 출력(+RECOVER 0~3)과, 에러검출회로 (9)로 부터의 출력 (+LRU ERROR, -LRU ERROR) 들을 수신하는 셀렉터(10)의 예를 보인 것으로, LRU회로 (6)에 에러가 출현하느냐 하지 않느냐에 따라서 상기 출력들 +REPLACE 0~3이나 +RECOVER 0~3들 중에 어느 한 출력을 선택하여 출력 +SELECT REPLACE 0~3중에 대용하는 한 출력을 발생한다.

제10도는 제1도의 실시예에서 사용된 것과 상이한 회복논리를 사용하는 본 발명의 또다른 실시에의 주요부만을 예시한 블록다이어그램으로써, 설명의 편의상 제1도와 동일한 예시부호를 병기하였다.

예시부호 8A는 플립-플롭을 표기한 것이다.

에러가 LRU회로 (6)에 발생할 때 제10도의 실시예의 동작은 제1도의 경우와 동일하게 동작하고, 셀렉터(10)는 교체논리회로 (7)로 부터의 출력을 선택하여 선택조합레벨을 출력한다.상기 플립-플롭(8A)은 셀렉터 (10)로 부터 인출되는 출력에 의해 세트되어 세트 상태를 유지한다. 상기 에러검출회로 (9)가 에러를 검출할 때 셀렉터 (10)는 교체논리회로 (7)로 부터 인출되는 출력대신에 상기 플립-플롭(8A)으로부터의 출력에 의해 전환된다. 따라서 플립-플롭(8A)에 기억된 에러 발생전에 즉시 선택된 조합 레벨이 끊임없이 출력된다.

본 발명의 에러처리시스템은 버퍼메모리에 사용하기 위한 주 메모리의 정보 부분을 카피(copy)하는 스압프 시스템을 버퍼메모리로써 사용될 뿐 아니라 스토오 쓰로우 시스템의 버퍼 메모리로써 사용된다.

본 발명의 신규 개념의 영역과 정신에서 벗어남이 없이 많은 수정과 변형예가 있을 수 있다.

Claims (5)

1. 새로운 블록이 기억될 때 교체될 블록으로써 LRU블록을 지시하는 LRU 논리에 기준으로하여 교체되는 블록을 지시하며, 주 메모리가 분할 되는 곳으로 약간의 블록을 기억하기 위한 교체 블록 지시 수단이 제공된 버퍼 메모리의 에러 처리 시스템에 있어서, 교체 블록 지시 수단이 교체될 블록을 지시하지 않는 상태를 기준으로 에러를 검출하기 위한 에러 검출수단과, LRU 논리와는 다른 논리를 기준으로하여 교체되는 블록을 지시하기 위한 제2교체 블록 지시 수단으로 구성되어, 상기 제2교체 블록 지시 수단에 의해 지시된 블록이 상기 에러 검출 수단에 의한 에러 검출에 응답하여 교체될 블록을 지시함을 특징으로 하는 버퍼 메모리의 에러처리 시스템.
2. 제1항에 있어서, 교체 블록 지시 수단내의 LRU 논리가 소거된 블록을 제외하고, 수행됨을 특징으로 하는 버퍼 메모리의 에러 처리 시스템.
3. 제1항 또는 제2항에 있어서, LRU 논리와 다른 제2교체 블록 지시 블록 내의 논리가 최저수의 블록을 지시하는 논리인 것을 특징으로 하는 버퍼 메모리의 에러 처리 시스템.
4. 제3항에 있어서, 제2교체 블록 지시 수단내의 논리가 소거된 블록을 제외하고 수행됨을 특징으로 하는 버퍼 메모리의 에러 처리 시스템.
5. 제1항 또는 제2항에 있어서, LRU 논리와 다른 제2교체 블록 지시수단 내의 논리가 에러 검출 수단에 의한 에러 검출전에 즉시 지시된 블록을 지시함을 특징으로 하는 버퍼 메모리의 에러 처리 시스템.

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