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KR20210100265A - 스토리지 장치 및 그 동작 방법 - Google Patents

스토리지 장치 및 그 동작 방법 Download PDF

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KR20210100265A
KR20210100265A KR1020200014009A KR20200014009A KR20210100265A KR 20210100265 A KR20210100265 A KR 20210100265A KR 1020200014009 A KR1020200014009 A KR 1020200014009A KR 20200014009 A KR20200014009 A KR 20200014009A KR 20210100265 A KR20210100265 A KR 20210100265A
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KR
South Korea
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machine learning
reclaim
writes
data
Prior art date
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Pending
Application number
KR1020200014009A
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English (en)
Inventor
홍진우
김찬하
이윤정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US17/036,430 priority patent/US11430523B2/en
Priority to EP21155076.9A priority patent/EP3893116A1/en
Publication of KR20210100265A publication Critical patent/KR20210100265A/ko
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Abstract

효율적으로 리클레임 동작을 수행하는 스토리지 장치 및 그 동작 방법이 제공된다. 몇몇 실시예에 따른 스토리지 장치는 제1 블록 및 제2 블록을 포함하는 비휘발성 메모리 장치, 및 제1 블록의 데이터를 제2 블록으로 리클레임(Reclaim) 명령하는 기계 학습 회로를 포함하는 컨트롤러를 포함하되, 기계 학습 회로는, 기계 학습(Machine Learning)을 통해 비휘발성 메모리 장치에 대한 쓰기 횟수를 예측하고, 예측된 쓰기 횟수를 기초로 리클레임 명령에 대한 타입을 결정한다.

Description

스토리지 장치 및 그 동작 방법{Storage device and method for operating the same}
본 발명은 스토리지 장치 및 그 동작 방법에 관한 것이다. 더 자세히는, 본 발명은 기계 학습(Machine Learning)을 이용한 스토리지 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원이 차단될 때 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가질 수 있다. 따라서 플래시 메모리를 포함하는 메모리 시스템은 데이터 저장 매체로 널리 사용되고 있다.
일반적으로, 플래시 메모리 장치는 절연막으로 차단된 전도성 부유 게이트(Floating Gate)에 전하를 주입하여 비트 정보를 저장할 수 있다. 그러나, 메모리 셀 간 또는 메모리 셀과 선택 트랜지스터간 존재하는 용량성 커플링(Capacitive Coupling) 문제로 인해 전도성 부유 게이트 구조가 고집적화에 물리적 한계를 가진 구조가 될 수 있다. 전도성 부유 게이트 간의 용량성 커플링 문제를 해결하기 위한 대안으로, 기존의 전도성 부유 게이트 대신에 Si3N4, Al2O3, HfAlO, HfSiO 등과 같은 절연막을 전하 저장층으로 이용하는 차지 트랩형 플래시(CTF; Charge Trap Flash) 메모리 구조가 제안되고 있다.
차지 트랩형 플래시 메모리 장치는 고집적화의 물리적 한계 극복을 위해 3차원 구조를 갖는 플래시 메모리(3D Flash Memory) 장치에도 적용될 수 있다. 차지 트랩형 플래시 메모리 장치는 절연막을 전하 저장층으로 이용하는 구조적인 특징 때문에, 프로그램 또는 소거 동작 이후에 전하 저장층의 전자 및 홀들이 재배열/재결합되어 플래시 메모리 셀들의 문턱 전압들이 변화될 수 있다.
또한, 리드 동작 시에 디스터브(disturb) 현상에 기인하여 플래시 메모리 셀들의 문턱 전압들이 변화되면 리드된 데이터에서의 UECC(Uncorrectable Error Correction Code)가 발생될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 기계 학습(Machine Learning)을 이용하여 효율적인 리클레임(Reclaim) 동작을 수행하는 스토리지 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 기계 학습(Machine Learning)을 이용하여 효율적인 리클레임(Reclaim) 동작을 수행하는 스토리지 장치의 동작 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 스토리지 장치는, 제1 블록 및 제2 블록을 포함하는 비휘발성 메모리 장치, 및 제1 블록의 데이터를 제2 블록으로 리클레임(Reclaim) 명령하는 기계 학습 회로를 포함하는 컨트롤러를 포함하되, 기계 학습 회로는, 기계 학습(Machine Learning)을 통해 비휘발성 메모리 장치에 대한 쓰기 횟수를 예측하고, 예측된 쓰기 횟수를 기초로 리클레임 명령에 대한 타입을 결정한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 스토리지 장치는, 비휘발성 메모리 장치, 비휘발성 메모리 장치에 전송되는 정보들을 저장하는 랜덤 액세스 메모리, 및 비휘발성 메모리 장치에 대한 리클레임 요청을 수신하면, 저장된 정보를 바탕으로 기계 학습을 수행하는 기계 학습 회로를 포함하되, 기계 학습 회로는, 기계 학습을 통해 비휘발성 메모리 장치에 수행되는 쓰기 횟수를 예측하고, 예측된 쓰기 횟수를 기초로, 리클레임 동작의 종류를 결정한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 스토리지 장치는, 적어도 하나의 UECC(Uncorrectable ECC) 페이지를 포함하는 제1 영역을 포함하는 제1 블록과, 데이터 기입이 가능한 제2 블록을 포함하는 비휘발성 메모리 장치, 및 제1 영역에 저장된 제1 데이터를 제2 블록에 리클레임하도록 명령하는 기계 학습 회로를 포함하는 컨트롤러를 포함하되, 기계 학습 회로는, 기계 학습을 통해, 제2 블록에 제1 데이터가 리클레임되었을 때 제2 블록 내에 제1 데이터가 리클레임되지 않는 영역에 제2 데이터가 기입될 횟수를 예측하고, 예측된 횟수가 임계값보다 크면 제1 데이터를 제2 블록에 리클레임하도록 명령하고, 예측된 횟수가 임계값보다 작거나 같으면 제1 블록의 제3 데이터를 제2 블록에 리클레임하도록 명령하며, 컨트롤러는, 컨트롤러를 제어하는 프로세서, 외부 호스트 장치와 통신하는 호스트 인터페이스, 호스트 인터페이스로부터 수신되며, 기계 학습에 이용되는 정보를 임시로 저장하는 랜덤 액세스 메모리, 리클레임 명령을 비휘발성 메모리 장치에 전송하며, 에러 정정 블록을 포함하는 메모리 인터페이스와, 프로세서, 호스트 인터페이스, 랜덤 액세스 메모리, 기계 학습 회로, 및 메모리 인터페이스를 연결하는 버스를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 스토리지 장치를 도시한 예시적인 블록도이다.
도 2는 도 1에 도시된 메모리 블록의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 3은 도 2에 도시된 메모리 블록의 예시적인 등가 회로도이다.
도 4는 싱글 레벨 셀(SLC; Single Level Cell)의 전하 손실(charge loss)을 설명하기 위한 예시적인 도면이다.
도 5는 멀티 레벨 셀(MLC; Multi Level Cell)의 전하 손실을 설명하기 위한 예시적인 도면이다.
도 6은 몇몇 실시예에 따른 스토리지 장치의 블록 리클레임(Block Reclaim) 동작을 설명하기 위한 예시적인 도면이다.
도 7 및 도 8은 몇몇 실시예에 따른 스토리지 장치의 부분 리클레임(Partial Reclaim) 동작을 설명하기 위한 예시적인 도면이다.
도 9는 몇몇 실시예에 따른 스토리지 장치의 기계 학습 회로를 도시한 예시적인 블록도이다.
도 10은 몇몇 실시예에 따른 기계 학습 회로의 정보 수집 회로가 수집하는 정보를 수집하고, 전처리 회로가 수집된 정보를 전처리하는 동작을 설명하기 위한 예시적인 도면이다.
도 11 내지 도 13은 몇몇 실시예에 따른 기계 학습 회로의 훈련 회로가 사용하는 모델을 설명하기 위한 예시적인 도면이다.
도 14는 몇몇 실시예에 따른 스토리지 장치의 동작 방법을 설명하기 위한 예시적인 흐름도이다.
도 15 내지 도 17은 몇몇 실시예에 따른 스토리지 장치를 설명하기 위한 예시적인 블록도이다.
도 1은 몇몇 실시예에 따른 스토리지 장치를 도시한 예시적인 블록도이다. 도 2는 도 1에 도시된 메모리 블록의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 3은 도 2에 도시된 메모리 블록의 예시적인 등가 회로도이다.
도 1을 참조하면, 몇몇 실시예에 따른 스토리지 장치는 비휘발성 메모리 장치(110), 및 컨트롤러(120)를 포함한다.
몇몇 실시예에 따른 비휘발성 메모리 장치(110)는 3차원 플래시 메모리를 포함할 수 있다. 또는, 비휘발성 메모리 장치(110)는 상 변화 랜덤 액세스 메모리(PRAM, Phase-change Random Access Memory), 강유전체 랜덤 액세스 메모리(FeRAM, Ferroelectric RAM), 자기 랜덤 액세스 메모리(MRAM, Magnetic
RAM), 저항성 랜덤 액세스 메모리(RRAM, Resistive RAM) 등을 포함할 수 있다.
비휘발성 메모리 장치(110)는 복수의 메모리 블록들(BLK1~BLKz)(이하에서는, 설명의 간략화를 위해 블록이라고 칭한다.)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 3차원 구조(또는 수직 구조)를 가질 수 있다. 2차원 구조(또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성될 수 있다. 그러나, 3차원 구조를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성될 수 있다. 각각의 메모리 블록들(BLK1~BLKz)은 비휘발성 메모리 장치(110)의 소거 단위를 이룰 수 있다.
이하의 도 2 및 도 3을 통해, 몇몇 실시예에 따른 도 1의 메모리 블록들을 설명한다. 설명의 간략화를 위해, 제1 블록(BLK1)을 예를 들어 설명한다. 제1 블록(BLK1)에 대한 설명이 나머지 블록들(BLK2 내지 BLKz)에도 적용될 수 있음은 물론이다.
도 2를 참조하면, 제1 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성될 수 있다. 기판(SUB)에는 N형 도핑된 도핑 영역(n+)이 형성될 수 있다. 기판(SUB) 위에는 게이트 전극막(Gate Electrode Layer)과 절연막(Insulation Layer) 사이에는 전하 저장막(Charge Storage Layer)이 형성될 수 있다.
게이트 절연막(Insulation Layer)과 절연막(Insulation Layer)을 수직 방향으로 관통하여, 필라(Pillar)가 형성될 수 있다. 필라(Pillar)는 게이트 전극막(Gate Electrode Layer)과 절연막(Insulation Layer)을 관통하여 기판(SUB)과 연결될 수 있다. 필라(Pillar)의 외곽 부분(O)은 채널 반도체로 구성될 수 있고, 내부(I)는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.
몇몇 실시예에 따른 제1 블록(BLK1)의 게이트 전극막(Gate Electrode Layer)은 그라운드 선택 라인(GSL; Ground Select Line), 복수의 워드 라인들(WL1 내지 WL8), 그리고 스트링 선택 라인(SSL; String Select Line)에 연결될 수 있다. 그리고 제1 블록(BLK1)의 필라(Pillar)는 복수의 비트 라인들(BL1 내지 BL3)과 연결될 수 있다. 도 2에서는 제1 블록(BLK1)이 2 개의 선택 라인(GSL, 및 SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인들(BL1 내지 BL3)을 갖는 것으로 도시하였으나, 이에 제한되지 않고 더 많거나 더 적을 수도 있다.
도 3을 참조하면, 복수의 비트 라인들(BL1 내지 BL3)과 공통 소스 라인(CSL; Common Source Line) 사이에는 낸드 스트링들(NS11 내지 NS33)이 연결될 수 있다. 각각의 낸드 스트링(예를 들어, NS11)은 스트링 선택 트랜지스터(SST; String Select Transistor), 복수의 메모리 셀들(MC1 내지 MC8), 그리고 그라운드 선택 트랜지스터(GST; Ground Select Transistor)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)들에 연결될 수 있다. 복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인들(WL1 내지 WL8)에 연결될 수 있다. 그리고 그라운드 선택 트랜지스터(GST)는 그라운드 선택 라인(GSL)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 비트 라인들(BL1 내지 BL3) 각각에 연결되고, 그라운드 선택 트랜지스터(GST)의 일단은 공통 소스 라인(CSL)에 연결될 수 있다.
몇몇 실시예에 따른 제1 블록(BLK1)에서, 동일 높이의 워드 라인(예를 들어, 제1 워드 라인(WL1)) 및 그라운드 선택 라인(GSL) 각각은 공통으로 연결되어 있고, 스트링 선택 선택라인들(SS1, SS2, 및 SSL3) 각각은 분리되어 있을 수 있다. 제1 워드 라인(WL1)에 연결되고, 낸드 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들(이하, 페이지라 함)을 프로그램하는 경우에는 제1 워드 라인(WL1)과 제1 선택 라인(SSL)을 선택하여 프로그램할 수 있다.
이때, 제1 블록(BLK1)에 반복적인 프로그램 또는 소거 동작에 의하여, 도 2의 전하 저장막(Charge Storage Layer)의 전자 및/또는 홀들이 재배열/재결합되어 제1 블록(BLK1)의 메모리 셀들(MC1 내지 MC8)의 문턱 전압들이 변화될 수 있다. 또한, 읽기 동작 시의 디스터브(disturb) 현상으로 인해, 제1 블록(BLK1)의 메모리 셀들(MC1 내지 MC8)의 문턱 전압들이 변화되어 읽기 동작 수행 후의 데이터에서 UECC(Uncorrectable Error Correction Code)가 발생될 수 있다. 즉, UECC는 여러 가지 이유로 인해 발생할 수 있지만, 대표적으로, 도 2의 전하 저장막(Charge Storage Layer)의 전하의 손실(Charge Loss)로 인해 발생할 수 있다.
이하의 도 4 및 도 5를 통해, UECC가 발생하는 대표적인 이유 중 하나인 전하 손실로 인한 메모리 셀들(MC1 내지 MC8)의 문턱 전압 변화를 자세하게 설명한다.
도 4는 싱글 레벨 셀(SLC; Single Level Cell)의 전하 손실(charge loss)을 설명하기 위한 예시적인 도면이다.
도 4를 참조하면, 전하 손실 현상은 도 2의 전하 저장막(Charge Storage Layer)에 포획(trap)된 전자들이 시간이 지남에 따라, 포획된 전하 중 일부가 전하 저장막으로부터 빠져 나오는 것을 의미한다. 또한, 프로그램 및 소거를 반복하는 횟수가 증가하면 터널 산화물 층이 열화될 수 있고, 이에 따라 전하 손실 현상이 더 심하게 발생할 수도 있다.
구체적으로, x 축은 전압을 나타내며, y 축은 메모리 셀의 개수를 나타낸다. 제1 프로그램 상태 산포(1-a)는 프로그램 동작 직후의 프로그램 상태 산포를 나타내며(즉, 전하 손실이 발생되지 않은 상태), 제2 프로그램 상태 산포(1-b)는 전하 손실이 발생된 후의 프로그램 상태 산포를 나타낸다. 즉, 전하 손실이 발생됨에 따라, 제1 프로그램 상태 산포(1-a)는 제2 프로그램 상태 산포(1-b)로 이동하게 된다. 따라서, 제1 프로그램 상태 산포(1-a)는 검증 전압(Vverify) 좌측에 위치하게 된다. 제2 프로그램 상태 산포(1-b)의 일부 산포(1-c)에 해당하는 비휘발성 메모리 셀의 개수가 많아지면, 일부 산포(1-c)에 해당하는 비휘발성 메모리 셀은 ECC(Error Correction Code)를 이용하여 정정할 수 없게 된다.
도 5는 멀티 레벨 셀(MLC; Multi Level Cell)의 전하 손실을 설명하기 위한 예시적인 도면이다.
도 5를 참조하면, 멀티 레벨 셀을 포함하는 비휘발성 메모리 장치의 경우, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2k 개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성되어야 한다. 2 비트를 하나의 셀에 저장하는 경우 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성할 수 있다. 각각의 문턱 전압 분포는 k 개의 비트에 의해 생성될 수 있는 2k개의 데이터 값 각각에 대응될 수 있다.
더 자세히는, 2비트 멀티 레벨 셀 비휘발성 메모리 장치의 경우, 프로그램 동작 직후의 상태 산포인 P1(2-e), P2(2-c), P3(2-a)인 3 개의 프로그램 문턱 전압 상태 산포를 형성하며, 하나의 소거 상태(erase state)의 문턱 전압 산포(2-g)가 형성될 수 있다. P1(2-e), P2(2-c), P3(2-a)는 프로그램 후 전압 손실이 발생하지 않아, 상태 산포들이 서로 겹치지 않는다.
몇몇 실시예에 따른 멀티 레벨 셀 비휘발성 메모리 장치의 경우, 문턱 전압의 상태 산포별로 읽기 전압이 존재할 수 있다. 따라서, 2비트 멀티 레벨 셀 비휘발성 메모리 장치의 경우, VreadA, VreadB, 및 VreadC로 총 3개의 읽기 전압이 정해질 수 있다. VreadA, VreadB, 및 VreadC는 제조 과정에서 미리 정해진 디폴트 전압일 수 있으나, 이에 한정되는 것은 아니다. 또한, 본 도면에서 설명의 편의를 위해 2비트 멀티 레벨 셀 비휘발성 메모리 장치를 예를 들어 설명하였으나, 이에 제한되는 것은 아니다. 3비트 멀티 레벨 셀(TLC; Triple Level Cell)의 경우 7개의 프로그램 산포와, 1개의 소거 산포를 가질 수 있다.
몇몇 실시예에 따른 2비트 멀티 레벨 셀 비휘발성 메모리 장치가 프로그램 수행 후 시간이 경과하고, 또한 프로그램 및 소거(erase)를 반복하여 시간이 경과한 경우, 메모리 셀의 특성 열화로 인하여 프로그램 및 소거 상태의 문턱 전압 산포가 전하 손실에 기인하여 변형될 수 있다.
도 4에서 설명한 바와 같이, 도 5의 2비트 멀티 레벨 셀 비휘발성 메모리 장치의 경우에도, 시간이 지남에 따라, 도 2의 전하 저장막(Charge Storage Layer)에 포획된 전하들이 방출되는 전하 손실이 발생하 수 있다. 또한 프로그램 및 소거를 반복하면서 터널 산화물층(tunnel oxide layer)이 열화되어 전하 손실을 더욱 증가시킬 수 있다.
상술한 전하 손실은 메모리 셀의 문턱 전압을 감소시킬 수 있다. 즉, 도 5의 문턱 전압의 산포를 본 도면을 기준으로 왼쪽으로 이동시킬 수 있다. 따라서, 도 5에 도시된 바와 같이, 인접한 각 상태의 문턱 전압 산포들이 서로 중첩될 수 있다. 예시적으로, E(2-g)와 P'1(2-f)가 중첩될 수 있고, P'1(2-f)와 P'2(2-d)가 중첩될 수도 있고, P'2(2-d)와 P'3(2-b)가 서로 중첩될 수도 있다. 산포가 중첩되면 특정 리드 전압 인가 시, 리드되는 데이터에는 많은 오류가 포함될 수 있다.
예를 들어, 몇몇 실시예에 따른 비휘발성 메모리 장치에, VreadA를 인가 시에, 온(on) 상태이면 P2의 데이터가 리드되고, 오프(off) 상태이면 P3의 데이터가 리드될 수 있다. 하지만, 전하 손실로 인해, 분포간의 중첩된 부분이 생기는 경우, VreadA를 인가 시에, P'3의 데이터로 인해, 에러 비트가 생성될 수 있다. 상술한 에러 비트의 수가 증가하게 되면, 비휘발성 장치의 메모리 셀은 ECC(Error Correction Code)를 이용하여 정정할 수 없게 된다.
리드 데이터에 포함된 에러 비트 수준이 도 1의 에러 정정 코드 블록(128)을 이용하여 정정할 수 없는 경우에는 Uncorrectable ECC(UECC)라고 하는 에러가 발생된다. 플래시 메모리 셀의 특성상 프로그램 후 오랜 시간이 지나게 되면 에러 비트 수준이 증가하게 되며, 더욱 시간이 흐르게 되면 UECC가 발생된다.
이와 같이 UECC가 발생되는 현상을 리텐션(Retention) 감퇴라 칭할 수 있다. UECC 발생을 방지하기 위해, 사전에 리텐션 감퇴에 의해 열화된 메모리 블록(소스 블록)의 데이터를 새로운 프레시 블록(Fresh Block, 데스티네이션 블록, 데이터 기입이 가능한 블록)에 옮겨주는 동작이 메모리 시스템에서 수행되는데 이를 리클레임(reclaim)이라고 한다. 프레시 블록은 디스터브 현상이 일어나지 않는 깨끗한 블록일 수 있다. 리클레임의 종류와 동작에 대한 자세한 설명은 이하의 도 6 내지 도 8을 통해 자세히 설명한다.
이하의 도 6 내지 도 8에서는 UECC가 발생된 블록을 제1 블록(BLK1)으로 가정하고, 프레시 블록(데이터 기입이 가능한 블록 혹은 데스티네이션 블록)을 제2 블록(BLK2)으로 가정하여 설명한다. 각각의 블록은 예시일 뿐, 기타의 블록(BLK3 내지 BLKz)에도 적용될 수 있음은 물론이다.
도 6은 몇몇 실시예에 따른 스토리지 장치의 블록 리클레임(Block Reclaim) 동작을 설명하기 위한 예시적인 도면이다.
도 6을 참조하면, 제1 블록(BLK1)은 복수의 워드 라인들(WL1a 내지 WL8a)을 포함한다. 제2 블록(BLK2)은 복수의 워드 라인들(WL1b 내지 WL8b)를 포함한다. 참고적으로, 몇몇 실시예에 따른 제1 블록(BLK1)과 제2 블록(BLK2) 내의 복수의 워드 라인들의 개수는 본 도면에 제한되지 않는다.
몇몇 실시예에 따른 블록 리클레임 동작은, UECC가 발생한 데이터를 포함하는 블록 전체의 데이터를, 프레시 블록에 기입한다.
예를 들어, 제1 블록(BLK1)의 제2 워드 라인(WL2a)에 연결된 페이지에 기입된 데이터에, UECC가 발생했다고 가정한다. 이때 UECC가 발생된 데이터를 포함하는 제1 블록(BLK1)의 전체 데이터를 제2 블록(BLK2)에 기입하는 블록 리클레임(B.R; Block Reclaim)을 수행할 수 있다.
하지만, 몇몇 실시예에 따른 블록 리클레임의 경우 하나의 블록(예를 들어, 제1 블록(BLK1))에서 UECC가 발생하지 않은 데이터들까지 모두 새로운 블록(예를 들어, 제2 블록(BLK2))에 기입을 하기 때문에, 몇몇 실시예에 다른 비휘발성 메모리 장치를 포함하는 스토리지 장치의 저장 공간이 감소할 수 있다.
또한, 호스트가 명령한 기입 횟수를 초과한 기입이 수행되어 WAF(Write Amplification Factor)가 증가할 수 있다. WAF는 비휘발성 메모리 장치에 실제로 기입된 양을 호스트에서 실제로 명령한 기입 횟수로 나눈 값으로, WAF 값의 증가는 기입 양의 증가를 의미하여, 몇몇 실시예에 따른 스토리지 장치의 성능을 악화시킬 수 있다.
상술한 블록 리클레임의 문제를 해결하기 위해, UECC가 발생한 데이터를 포함하는 블록(예를 들어, 제1 블록(BLK1))의 일부만을 프레시 블록(예를 들어, 제2 블록(BLK2))에 옮기는, 부분 리클레임(P.R; Partial Reclaim)이 수행될 수 있다. 이하의 도 7 및 도 8을 통해 부분 리클레임을 자세히 설명한다.
도 7 및 도 8은 몇몇 실시예에 따른 스토리지 장치의 부분 리클레임(Partial Reclaim) 동작을 설명하기 위한 예시적인 도면이다.
먼저, 도 7을 참조하면, UECC가 발생한 데이터만을 프레시 블록에 기입하여 부분 리클레임(P.R; Partial Reclaim)을 수행할 수 있다.
예를 들어, 제1 블록(BLK1)의 제2 워드 라인(WL2a)의 페이지에 기입된 데이터에 UECC가 발생했다고 가정한다. 이때, UECC가 발생한 제2 워드 라인(WL2a)의 데이터를 제2 블록(BLK2)의 제8 워드 라인(WL8b)에 기입할 수 있다. 즉, UECC가 발생한 데이터를 프레시 블록의 최상단의 페이지에 기입할 수 있는데, 몇몇 실시예에 따른 부분 리클레임이 이에 제한되는 것은 아니다. 예를 들어, UECC가 발생한 제1 블록(BLK1)의 제2 워드 라인(WL2a)의 데이터를 제2 블록(BLK2)의 제7 워드 라인(WL7b)에 기입할 수 있음은 물론이다.
또다른 예로, 도 8을 참조하면, UECC가 발생한 데이터(혹은 페이지)를 포함하는 블록의 일부 영역을 프레시 블록에 기입여여 부분 리클레임(P.R; Partial Reclaim)을 수행할 수 있다.
예를 들어, 제1 블록(BLK1)의 제2 워드 라인(WL2a)의 페이지에 기입된 데이터에 UECC가 발생했다고 가정한다. 이때, UECC가 발생한 제2 워드 라인(WL2a)의 데이터와 제1 워드 라인(WL1a)을 포함한 제1 영역(I)을 제2 블록(BLK2)의 제2 영역(II)에 기입할 수 있다. 더 자세히는, UECC가 발생한 제2 워드 라인(WL2a)을 제2 블록의 제8 워드 라인(WL8b)에 기입하고, 제1 워드 라인(WL1a)을 제2 블록의 제7 워드 라인(WL7b)에 기입할 수 있다.
몇몇 실시예에 따른 부분 리클레임은 이에 제한되지 않는다. 즉, UECC 데이터를 포함하는 제1 영역(I)은 본 도 8보다 더 넓거나 좁을 수 있으며, 제1 영역(I)이 기입되는 제2 블록(BLK2)의 제2 영역(II)도 본 도 8과 다를 수 있다.
하지만, 상술한 부분 리클레임들의 경우 부분 리클레임(P.R) 후, 부분 리클레임이 수행된 프레시 블록에서 데이터가 기록되지 않은 부분들은 일정 시간 내에 데이터가 기록되지 않으면, 프레시 블록 전체의 기능이 악화될 수 있다. 상술한 일정 시간은 예를 들어, 몇몇 실시예에 따른 비휘발성 메모리 장치의 소거(erase)와 프로그램(program) 동작 사이(EPI; Erase Program Interval)의 시간일 수 있다.
예를 들어, 도 7에서 부분 리클레임(P.R) 후, 제2 블록(BLK2)에 데이터가 기록되지 않은 제1 워드 라인(WL1b) 내지 제7 워드 라인(WL7b)에 일정 기간 동안 데이터가 기록되지 않으면, 제2 블록(BLK2) 전체의 기능이 악화될 수 있다.
다른 예를 들어, 도 8에서 부분 리클레임(P.R) 후, 제2 블록(BLK2)에 데이터가 기록되지 않은 제1 워드 라인(WL1b) 내지 제6 워드 라인(WL6b)에 일정 기간 동안 데이터가 기록되지 않으면, 제2 블록(BLK2) 전체의 기능이 악화될 수 있다.
상술한 부분 리클레임으로 인한 프레시 블록의 열화는 블록 리클레임에 따른 WAF 증가로 인한 스토리지 장치의 성능 악화보다 더 심각한 결과를 초래할 수 있다.
따라서, 몇몇 실시예에 따른 스토리지 장치에서, 상황에 따른 리클레임 동작의 종류를 선택하여, 스토리지 장치의 동작 효율을 향상시킬 수 있다.
더 자세히는, 몇몇 실시예에 따른 스토리지 장치는 기계 학습(Machine Learning)을 통해, 프레시 블록의 데이터가 기입되지 않은 페이지(혹은 영역)에 대한 쓰기 횟수를 예측할 수 있다. 몇몇 실시예에 따른 스토리지 장치는 상기 예측된 쓰기 횟수를 바탕으로, 상기 예측된 쓰기 횟수를 임계값과 비교하여, 임계값보다 크면 부분 리클레임을 수행하고, 임계값보다 작거나 같으면 블록 리클레임을 수행할 수 있다.
즉, 프레시 블록의 데이터가 기입되지 않은 영역에 기입될 횟수를 예측하고, 예측된 기입 횟수를 미리 정의한 임계값과 비교하여, 예측된 횟수가 프레시 블록을 열화시키지 않을 정도라고 판단되면 부분 리클레임을 수행할 수 있다. 그렇지 않은 경우, 즉 예측된 기입 횟수를 미리 정의한 임계값과 비교하여, 예측된 횟수가 프레시 블록을 열화시킬 정도로 작은 횟수라고 판단되면 블록 리클레임을 수행할 수 있다.
상술한 몇몇 실시예에 따른 스토리지 장치의 구성 및 동작을 다시 도 1을 참조하여 설명한다.
다시 도 1을 참조하면, 비휘발성 메모리 장치(110)는 컨트롤러(120)의 제어에 따라 쓰기 동작, 읽기 동작, 소거 동작 및/또는 리클레임(Reclaim) 동작을 수행할 수 있다. 비휘발성 메모리 장치(110)는 컨트롤러(120)로부터 쓰기 명령, 어드레스, 및 데이터를 수신하여 어드레스에 의해 식별되는 저장 공간에 데이터를 기입할 수 있다. 비휘발성 메모리 장치(110)는 컨트롤러(120)로부터 읽기 명령 및 어드레스를 수신하여 어드레스에 의해 식별되는 저장 공간으로부터 데이터를 읽고, 읽혀진 데이터를 컨트롤러(120)로 출력할 수 있다.
비휘발성 메모리 장치(110)는 컨트롤러(120)로부터 소거 명령 및 어드레스를 수신하여 어드레스에 의해 식별되는 저장 공간의 데이터를 소거할 수 있다. 또한, 비휘발성 메모리 장치(110)는 컨트롤러(120)로부터 리클레임 명령을 수신하여, 컨트롤러(120)로부터 수신된 리클레임의 명령에 따라 블록 리클레임(Block Reclaim) 혹은 부분 리클레임(Partial Reclaim)을 수행할 수 있다.
랜덤 액세스 메모리(RAM; Random Access Memory)(124)는 외부 호스트 장치(External Host Device)로부터 수신된 쓰기 및/또는 읽기 명령들을 임시로 저장할 수 있다. 랜덤 액세스 메모리(124)는 예를 들어, SRAM일 수 있다. 랜덤 액세스 메모리(124)는, 컨트롤러(120)가 비휘발성 메모리 장치(110)를 관리하는 데 필요한 메타 데이터를 저장할 수도 있다.
랜덤 액세스 메모리(124)는 외부 호스트 장치(External Host Device)가 비휘발성 메모리 장치(110)를 액세스할 때의 액세스 환경 정보 및 액세스 결과 정보 등을 저장할 수 있다. 랜덤 액세스 메모리(124)에 저장된 상기 정보들은 기계 학습 회로(123)가 기계 학습을 수행하는데 이용될 수 있다. 예를 들어, 기계 학습 회로(123)는 둘 이상의 액세스들과 연관된 액세스 환경 정보 및 액세스 결과 정보에 기반하여 기계 학습을 수행할 수 있다. 기계 학습 회로(123)는 기계 학습의 결과에 따라 다음 액세스의 방법, 수행 여부, 액세스 파라미터 등을 선택할 수 있다.
프로세서(122)들은 스토리지 장치(100)를 관리하는 데에 사용될 수 있다. 프로세서(122)들은 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치(External Host Device)와 통신할 수 있다.
호스트 인터페이스(125)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성될 수 있다. 호스트 인터페이스(125)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
또한, 프로세서(122)들은 메모리 인터페이스(127)를 통해 비휘발성 메모리 장치와 통신할 수 있다. 프로세서(122)는 랜덤 액세스 메모리(124)를 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용하여 스토리지 장치(100)를 제어할 수 있다.
메모리 인터페이스(127)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 비휘발성 메모리 장치(110)와 통신할 수 있다. 메모리 인터페이스(127)는 제어 채널을 통해 제어 신호를 비휘발성 메모리 장치(110)와 통신할 수 있다.
메모리 인터페이스(127)는 또한 에러 정정 블록(128)을 포함할 수 있다. 에러 정정 블록(128)은 에러 정정 코드(ECC)를 포함할 수 있다. 에러 정정 블록(128)은 에러 정정을 수행할 수 있다. 에러 정정 블록(128)은 메모리 인터 페이스(127)를 통해 비휘발성 메모리 장치(110)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(127)를 통해 비휘발성 메모리 장치(110)로 전달될 수 있다. 에러 정정 블록(128)은 비휘발성 메모리 장치(110)로부터 메모리 인터페이스(127)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다.
이때, 도 4 및 도 5에서 설명한 바와 같은 디스터브 현상을 포함하는 메모리 셀들이 증가하여, 에러 정정 블록(128)을 통해 에러 정정이 불가능한 데이터들이 발생할 수 있다. 에러 정정 블록(128)을 통해서도 에러 정정이 불가능한 메모리 셀에 대해서 UECC가 발생했다고 칭할 수 있으며, UECC에 대한 자세한 설명은 중복되는 설명이므로 생략한다.
프로세서(122)는 외부의 호스트 장치(External Host Device)에 의해 요청되는 액세스들 또는 내부 정책에 의해 생성되는 액세스들 중 적어도 일부 액세스들과 연관된 결과를 예측할 것을 기계 학습 회로(123)에 요청할 수 있다. 더 자세히는, 프로세서(122)는 일정 시간(예를 들어, EPI 시간) 동안 비휘발성 메모리 장치(110)에 대한 쓰기 횟수를 예측할 것을 기계 학습 회로(123)에 요청할 수 있다. 상기 쓰기 횟수는 비휘발성 메모리 장치(110)의 프레시 블록에 대한 부분 리클레임 후, 프레시 블록에 데이터가 기입되지 않은 영역에 대한 쓰기 횟수일 수 있다.
버스(121)는 컨트롤러(120)의 모든 구성 요소들 사이에 채널을 제공할 수 있다.
이하의 도 9를 통해, 기계 학습 회로(123)의 구성과 동작을 자세히 살펴본다.
도 9는 몇몇 실시예에 따른 스토리지 장치의 기계 학습 회로를 도시한 예시적인 블록도이다.
도 1 및 도 9를 참조하면, 기계 학습 회로(123)는 정보 수집 회로(123_1), 전처리 회로(123_2), 훈련 회로(123_3), 및 비교기(123_4)를 포함한다.
정보 수집 회로(123_1)는 외부 호스트 장치(External Host Device)가 컨트롤러(120)를 통해, 비휘발성 메모리 장치(110)에 액세스할 때 발생하는 액세스 결과 정보들을 수집할 수 있다. 액세스 결과 정보들은 예를 들어, 외부 호스트 장치(External Host Device)가 컨트롤러(120)를 통해, 비휘발성 메모리 장치(110)에 전달하는 기입 동작(Write Operation) 및/또는 읽기 동작(Read Operation)과 관련된 액세스 결과 정보들일 수 있다. 도 10을 액세스 결과 정보들에 대한 예로 설명한다.
도 10은 몇몇 실시예에 따른 기계 학습 회로의 정보 수집 회로가 수집하는 정보를 수집하고, 전처리 회로가 수집된 정보를 전처리하는 동작을 설명하기 위한 예시적인 도면이다.
도 1, 도 9 및 도 10을 참조하면, 외부 호스트 장치(External Host Device)가 컨트롤러(120)를 통해, 비휘발성 메모리 장치(110)에 액세스할 때 발생하는 읽기 동작(Read Operation) 및 쓰기 동작(Write Operation)에 대한 액세스 결과 정보들이 시간에 따라, 저장 공간(예를 들어, 랜덤 액세스 메모리(124))에 저장될 수 있다.
정보 수집 회로(123_1)는 상기의 읽기 동작(Read Operation) 및 쓰기 동작(Write Operation)에 대한 액세스 결과 정보들을 랜덤 액세스 메모리(124)와 같은 저장 공간으로부터 수집할 수 있다.
다시 도 1 및 도 9를 참조하면, 전처리 회로(123_2)는 정보 수집 회로(123_1)가 수집한 액세스 결과 정보들을 전송 받아, 기계 학습을 위한 학습 데이터로 전처리(Preprocessing)할 수 있다.
다시 도 1, 도 9 및 도 10을 참조하여 더 자세히 설명하면, 전처리 회로(123_2)는 상기 액세스 결과 정보들을 전처리하여, 읽기 동작과 쓰기 동작의 비율, 읽기 동작과 쓰기 동작 사이의 간격 등의 학습 데이터를 생성할 수 있다.
즉, 프로세서(122)가 리클레임이 필요하다고 판단하여, 몇몇 스토리지 장치의 효율적인 동작을 위해 필요한 리클레임 동작의 종류를 판단해 달라는 요청을 기계 학습 회로(123)에 전달할 수 있다.
이때, 전처리 회로(123_2)는 상기 요청이 전달된 시점(예를 들어, 제2 시점(t2))을 기준으로 그보다 더 빠른 시점(예를 들어, 제1 시점(t1))까지의 구간(R)을 임의로 설정하여, 상기 구간(R) 내에서의 액세스 결과 정보들을 전처리하여, 기계 학습에 필요한 학습 데이터(예를 들어, 읽기 동작과 쓰기 동작의 비율 및/또는 읽기 동작과 쓰기 동작 사이의 간격)를 생성할 수 있다.
다시 도 1 및 도 9를 참조하면, 훈련 회로(123_3)가 전처리 회로(123_2)를 통해 생성된 학습 데이터를 이용한 기계 학습을 통해, 쓰기 횟수를 예측할 수 있다.
훈련 회로(123_3)가 기계 학습을 통해 생성할 수 있는 모델을 이하에서, 도 11 내지 도 13을 통해 설명한다.
도 11 내지 도 13은 몇몇 실시예에 따른 기계 학습 회로의 훈련 회로가 사용하는 모델을 설명하기 위한 예시적인 도면이다.
도 1, 도 9 및 도 11을 참조하면, 기계 학습을 통해 생성할 수 있는 제1 모델(CF1)로, 제1 모델(CF1)은 결정 나무(Decision Tree)일 수 있다.
제1 모델(CF1)은 루트 노드(RN), 제1 내지 제4 내부 노드들(IN1 내지 IN4), 그리고 제1 내지 제6 잎 노드들(LN1 내지 LN6)을 포함한다. 루트 노드(RN), 제1 내지 제4 내부 노드들(IN1 내지 IN4), 그리고 제1 내지 제6 잎 노드들(LN1 내지 LN6)은 각각 가지들을 통해 연결될 수 있다.
루트 노드(RN) 및 제1 내지 제4 내부 노드들(IN1 내지 IN4) 각각에서, 액세스 결과 정보들 중 하나에 대한 비교가 수행될 수 있다. 비교 결과에 따라, 각 노드에 연결된 복수의 가지들 중 하나가 선택될 수 있다. 선택된 가지에 다른 내부 노드가 연결되어 있으면, 내부 노드에서 액세스 결과 정보 중 다른 하나에 대한 비교가 수행될 수 있다. 선택된 가지에 잎 노드가 연결되어 있으면, 잎 노드의 값이 분류 결과로 획득될 수 있다.
예시적으로, 루트 노드(RN)에서 액세스 결과 정보를 입력 받아, 일정 기간(예를 들어, EPI)동안 비휘발성 메모리 장치(110)에 기록될 쓰기 횟수를 예측할 수 있다.
몇몇 실시예에 따른 스토리지 장치(100)가 제조 후 판매될 때에, 스토리지 장치(100)에 제1 모델(CF1)이 탑재된 상태일 수도 있다. 예를 들어, 제1 모델(CF1)은 스토리지 장치(100)의 제조자에 의해, 다수의 사용자들로부터 수집된 액세스 결과 정보에 기반하여 생성될 수도 있다. 제1 모델(CF1)은 이미 수집된 정보에 의해 생성되는 관점에서 '오프-라인' 학습에 의해 생성된 것으로 여겨질 수도 있다.
몇몇 실시예에 따른 스토리지 장치(100)가 판매되고 사용자에 의해 사용되는 동안, 사용자의 액세스 결과 정보에 의해 제1 모델(CF1)이 지속적으로 갱신될 수도 있다. 제1 모델(CF1)을 갱신하는 것은 루트 노드(RN) 및 제1 내지 제4 내부 노드들(IN1 내지 IN4) 각각에서 액세스 결과 정보가 비교되는 비교 값을 갱신하는 기계 학습에 의해 수행될 수 있다. 스토리지 장치(100)가 판매된 후에 사용자에 의한 실시간 액세스 결과 정보를 이용하여 제1 모델(CF1)이 갱신되는 관점에서 '온-라인' 학습에 의해 생성된 것으로 여겨질 수도 있다.
도 1, 도 9 및 도 12를 참조하면, 기계 학습을 통해 생성할 수 있는 제2 모델(CF2)로, 제2 모델(CF2)은 신경망(Neural Network)일 수 있다.
제2 모델(CF2)은 제1 내지 제4 입력 노드들(IN1 내지 IN4), 제1 내지 제10 히든 노드들(HN1 내지 HN10), 그리고 출력 노드(ON)를 포함할 수 있다. 입력 노드들의 개수, 히든 노드들의 개수, 그리고 출력 노드의 개수는 신경망을 구현할 때에 미리 결정될 수 있다.
제1 내지 제4 입력 노드들(IN1 내지 IN4)은 입력 레이어를 형성할 수 있다. 제1 내지 제5 히든 노드들(HN1~HN5)은 제1 히든 레이어를 형성할 수 있다. 제6 내지 제10 히든 노드들(HN6~HN10)은 제2 히든 레이어를 형성할 수 있다. 출력 노드(ON)는 출력 레이어를 형성할 수 있다. 히든 레이어들의 개수는 신경망을 구성할 때에 미리 결정될 수 있다.
제1 내지 제4 입력 노드들(IN1 내지 IN4)에 액세스 결과 정보가 입력될 수 있다. 서로 다른 입력 노드들에 서로 다른 종류의 액세스 결과 정보가 입력될 수 있다. 각 입력 노드의 액세스 결과 정보는 가중치들을 가지고 제1 히든 레이어의 제1 내지 제5 히든 노드들(HN1~HN5)로 전달될 수 있다. 제1 내지 제5 히든 노드들(HN1~HN5) 각각의 입력은 가중치들을 가지고 제2 히든 레이어의 제6 내지 제10 히든 노드들(HN6~HN10)로 전달될 수 있다. 제6 내지 제10 히든 노드들(HN6~HN10)의 입력들은 가중치들을 가지고 출력 노드(ON)로 전달될 수 있다.
기계 학습은 제1 내지 제4 입력 노드들(IN1~IN4)에 액세스 결과 정보를 입력한 때에 획득되는 출력 노드(ON)의 값 및 실제 액세스를 수행한 때에 획득되는 액세스 결과 정보의 차이에 따라 가중치들을 갱신하는 것을 반복함으로써 수행될 수 있다.
오프-라인 학습에 의해 신경망 기반의 제2 모델(CF2)이 생성되고, 스토리지 장치(100)에 탑재될 수 있다. 사용자가 스토리지 장치(100)를 사용함에 따라, 온-라인 학습에 의해 신경망 기반의 제2 모델(CF2)이 갱신될 수 있다.
도 1, 도 9 및 도 13을 참조하면, 기계 학습을 통해 생성할 수 있는 제3 모델(CF3)로, 제3 모델(CF3)은 지원 벡터 기계(Support Vector Machine)일 수 있다.
예시적으로 제3 모델(CF3)의 가로축(x) 및 세로축(y)은 각각 학습 데이터를 가리킨다. 몇몇 실시예에 따른 제3 모델(CF3)에 분포된 샘플들의 형태들(사각형 및 원형)은 서로 다른 액세스 결과 정보들을 가리킬 수 있다.
사각 샘플들(SQ) 및 원형 샘플들(CR)을 분류하는 데에는 A 라인 및 B 라인이 사용될 수 있다. 그러나 차후 수집되는 샘플들의 가능성을 고려하면, B 라인보다는 A 라인이 더 큰 마진을 가질 수 있다. 제3 모델(CF3)은 A 라인과 같이 더 큰 마진을 갖는 분류 기준을 선택할 수 있다. 제3 모델(CF3)은 오프-라인 학습을 통해 초기 분류 기준을 가질 수 있다. 사용자가 스토리지 장치(100)를 사용함에 따라 샘플들의 개수가 증가되고, 제3 모델(CF3)은 온-라인 학습을 통해 분류 기준을 갱신할 수 있다.
몇몇 실시예에 따른 스토리지 장치(100)가 기계 학습을 위해 사용하는 모델은 상술한 모델들에 제한되지 않고, RNN(Recurrent Neural Networks), LSTM(Long Short-Term Memory Models), GAN(Generative Adversarial Nets), VAE(Variational Auto Encoder)와, 회귀 분석(Regression Model) 등을 이용할 수도 있다.
다시 도 1 및 도 9를 참조하면, 비교기(123_4)가 훈련 회로(123_3)를 통해 예측된 쓰기 횟수를 임의로 지정한 임계값과 비교한다.
더 자세히 설명하면, 비교기(123_4)는 훈련 회로(123_3)를 통해 예측된 쓰기 횟수를 임의로 지정한 임계값과 비교하여, 몇몇 실시예에 따른 스토리지 장치의 리클레임 동작의 종류를 결정할 수 있다.
상기 임계값은 도 6 내지 도 8에서 설명한 프레시 블록에 데이터가 기입되지 않은 영역에 대해, 프레시 블록이 열화되지 않기 위해 필요한 쓰기 횟수의 값일 수 있다. 즉, 상기 임계값을 기준으로, 스토리지 장치(100)에 더 효율적인 리클레임 동작의 종류를 판단할 수 있다.
예를 들어, 임계값을 기준으로, 임계값보다 더 큰 쓰기 횟수가 예측되는 경우, 부분 리클레임을 수행하는 것이 스토리지 장치(100)에 더 효율적이라는 판단을 할 수 있다. 또, 임계값을 기준으로 임계값보다 작거나 같은 쓰기 횟수가 예측되는 경우, 블록 리클레임을 수행하는 것이 스토리지 장치(100)에 더 효율적이라는 판단을 할 수 있다.
비교기(123_4)는 상술한 판단의 결과를 토대로, 비휘발성 메모리 장치(110)에 부분 리클레임 혹은 블록 리클레임을 명령할 수 있다.
도 14는 몇몇 실시예에 따른 스토리지 장치의 동작 방법을 설명하기 위한 예시적인 흐름도이다. 도 9의 설명과 중복되는 설명은 간략화를 위해 생략한다.
도 1, 도 9 및 도 14를 참조하면, 먼저 정보 수집 회로(123_1)를 통해 기계 학습을 위한 정보들(예를 들어, 기입 동작(Write Operation) 및/또는 읽기 동작(Read Operation)과 관련된 액세스 결과 정보들)을 수집한다(S100).
이후, 전처리 회로(123_2)를 통해, 상기의 수집된 정보들을 전처리한다(S200). 더 자세히는, 전처리 회로(123_2)가 액세스 결과 정보들을 전처리하여, 기계 학습에 필요한 학습 데이터(예를 들어, 읽기 동작과 쓰기 동작의 비율 및/또는 읽기 동작과 쓰기 동작 사이의 간격)를 생성할 수 있다.
이후, 훈련 회로(123_3)를 통해, 전처리된 데이터를 사용한 기계 학습을 통해, 비휘발성 메모리 장치(110)에 기록될 횟수를 예측한다(S300).
이후, 비교기(123_4)를 통해, 예측된 기록 횟수를 임계값과 비교하여, 예측된 기록 횟수가 임계값보다 더 큰 지를 판단한다(S400).
상기 임계값은 도 6 내지 도 8에서 설명한 프레시 블록에 데이터가 기입되지 않은 영역에 대해, 프레시 블록이 열화되지 않기 위해 필요한 쓰기 횟수의 값일 수 있다. 즉, 상기 임계값을 기준으로, 스토리지 장치(100)에 더 효율적인 리클레임 동작의 종류를 판단할 수 있다.
만약, 예측된 기록 횟수가 임계값보다 크다고 판단되면(Yes), 비교기(123_4) 혹은 기계 학습 회로(123)가 비휘발성 메모리 장치(110)에 부분 리클레임을 명령한다(S410).
그렇지 않고, 예측된 기록 횟수가 임계값보다 작거나 같다고 판단되면(No), 비교기(123_4) 혹은 기계 학습 회로(123)가 비휘발성 메모리 장치(110)에 블록 리클레임을 명령한다(S420).
도 15 내지 도 17은 몇몇 실시예에 따른 스토리지 장치를 설명하기 위한 예시적인 블록도이다. 이하에서는, 상술한 설명들과 중복되는 설명은 생략한다.
도 15를 참조하면, 몇몇 실시예에 따른 도 1의 스토리지 장치(100)와는 달리, 스토리지 장치(200)가 버퍼 메모리(130)를 더 포함하며, 스토리지 장치(100) 내의 컨트롤러(120)가 버퍼 제어 회로(126)를 더 포함한다.
버퍼 제어 회로(126)는 프로세서(122)의 제어에 따라, 버퍼 메모리(130)를 제어하도록 구성된다.
버퍼 메모리(130)는 외부 호스트 장치(External Host Device)로부터 수신된 쓰기 및/또는 읽기 명령들을 임시로 저장할 수 있다. 버퍼 메모리(130)는 예를 들어, DRAM, 혹은 SRAM일 수 있다.
버퍼 메모리(130)는 외부 호스트 장치(External Host Device)가 비휘발성 메모리 장치(110)를 액세스할 때의 액세스 환경 정보 및 액세스 결과 정보 등을 저장할 수 있다. 버퍼 메모리(130)에 저장된 상기 정보들은 기계 학습 회로(123)가 기계 학습을 수행하는데 이용될 수 있다. 예를 들어, 기계 학습 회로(123)는 둘 이상의 액세스들과 연관된 액세스 환경 정보 및 액세스 결과 정보에 기반하여 기계 학습을 수행할 수 있다. 기계 학습 회로(123)는 기계 학습의 결과에 따라 다음 액세스의 방법, 수행 여부, 액세스 파라미터 등을 선택할 수 있다.
도 16을 참조하면, 몇몇 실시예에 따른 도 15의 스토리지 장치(200)와는 달리, 스토리지 장치(100)가 기계 학습을 위한 외부 프로세싱 유닛(129)을 더 포함한다. 또한, 도 15의 스토리지 장치(200)와는 달리, 스토리지 장치(300)의 컨트롤러(120) 내부에 기계 학습 회로(123) 대신 외부 인터페이스(128)를 포함한다. 참고적으로, 스토리지 장치(300)의 버퍼 메모리(130)와 버퍼 제어 회로(126)가 생략될 수도 있다.
기계 학습을 위한 외부 프로세싱 유닛(129)은 마이크로 프로세싱 유닛(MPU; Micro Processing Unit) 또는 그래픽 프로세싱 유닛(GPU; Graphic Processing Unit)일 수 있다.
프로세서(122)는 외부 인터페이스(128)를 통해 기계 학습을 위한 외부 프로세싱 유닛(129)에 기계 학습을 요청할 수 있다. 또한, 프로세서(122)들은 외부 인터페이스(128)를 통해 기계 학습을 위한 외부 프로세싱 유닛(129)에 쓰기 횟수 예측을 요청할 수 있다.
도 17을 참조하면, 스토리지 장치(400)는 몇몇 실시예에 따른 도 16의 스토리지 장치(300)의 기계 학습을 위한 외부 프로세싱 유닛(129) 대신 기계 학습을 위한 뉴로모픽(neuromorphic) 칩(131)을 포함한다.
뉴로모픽 칩(131)은 두뇌의 동작 방식을 모방하여 대규모 병렬 연산을 저전력으로 처리하는 프로세서이다. 뉴로모픽 칩(131)은 도 11 내지 도 13에서 설명한 다수의 모델들을 병렬로 처리함으로써, 다른 프로세서들에 비해 기계 학습에 최적화된 동작을 수행할 수 있다.
프로세서(122)는 외부 인터페이스(128)를 통해 뉴로모픽 칩(131)에 기계 학습을 요청할 수 있다. 또한, 프로세서(122)는 외부 인터페이스(128)를 통해 뉴로모픽 칩(131)에 쓰기 횟수 예측을 요청할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200, 300, 400: 스토리지 장치 110: 비휘발성 메모리 장치 120: 컨트롤러 122: 프로세서 123: 기계 학습 회로 124: 랜덤 액세스 메모리 125: 호스트 인터페이스 127: 메모리 인터페이스

Claims (10)

  1. 제1 블록 및 제2 블록을 포함하는 비휘발성 메모리 장치; 및
    상기 제1 블록의 데이터를 상기 제2 블록으로 리클레임(Reclaim) 명령하는 기계 학습 회로를 포함하는 컨트롤러를 포함하되,
    상기 기계 학습 회로는, 기계 학습(Machine Learning)을 통해 상기 비휘발성 메모리 장치에 대한 쓰기 횟수를 예측하고, 상기 예측된 쓰기 횟수를 기초로 상기 리클레임 명령에 대한 타입을 결정하는 스토리지 장치.
  2. 제 1항에 있어서,
    상기 기계 학습 회로는 상기 예측된 쓰기 횟수가 임계값보다 크면 부분 리클레임(Partial Reclaim)을 상기 비휘발성 메모리 장치에 명령하는 스토리지 장치.
  3. 제 1항에 있어서,
    상기 기계 학습 회로는 상기 리클레임을 명령하는 제1 시점과 상기 제1 시점보다 빠른 제2 시점 사이의 쓰기 횟수를 바탕으로 상기 제2 블록에 대한 쓰기 횟수를 예측하는 스토리지 장치.
  4. 제 1항에 있어서,
    상기 컨트롤러는 상기 예측된 쓰기 횟수를 임계값과 비교하는 비교기를 포함하되,
    상기 쓰기 횟수는 상기 제2 블록에서 리클레임이 수행되지 않은 영역에 대한 쓰기 횟수인 스토리지 장치.
  5. 제 1항에 있어서,
    상기 쓰기 횟수는 상기 비휘발성 메모리 장치의 소거(erase)와 프로그램(program) 동작 사이(EPI; Erase Program Interval)에 수행되는 횟수인 스토리지 장치.
  6. 제 1항에 있어서,
    상기 기계 학습 회로는,
    외부로부터 정보를 수집하는 정보 수집 회로와,
    상기 수집된 정보를 전처리하는 전처리 회로를 더 포함하는 스토리지 장치.
  7. 제 1항에 있어서,
    상기 컨트롤러와 통신하며, 상기 기계 학습을 위한 정보를 저장하는 버퍼 메모리를 더 포함하는 스토리지 장치.
  8. 비휘발성 메모리 장치;
    상기 비휘발성 메모리 장치에 전송되는 정보들을 저장하는 랜덤 액세스 메모리; 및
    상기 비휘발성 메모리 장치에 대한 리클레임 요청을 수신하면, 상기 저장된 정보를 바탕으로 기계 학습을 수행하는 기계 학습 회로를 포함하되,
    상기 기계 학습 회로는, 상기 기계 학습을 통해 상기 비휘발성 메모리 장치에 수행되는 쓰기 횟수를 예측하고, 상기 예측된 쓰기 횟수를 기초로, 상기 리클레임 동작의 종류를 결정하는 스토리지 장치.
  9. 제 8항에 있어서,
    상기 기계 학습 회로는 상기 예측된 쓰기 횟수가 임계값보다 크면 부분 리클레임(Partial Reclaim)을 상기 비휘발성 메모리 장치에 명령하는 스토리지 장치.
  10. 적어도 하나의 UECC(Uncorrectable ECC) 페이지를 포함하는 제1 영역을 포함하는 제1 블록과, 데이터 기입이 가능한 제2 블록을 포함하는 비휘발성 메모리 장치; 및
    상기 제1 영역에 저장된 제1 데이터를 상기 제2 블록에 리클레임하도록 명령하는 기계 학습 회로를 포함하는 컨트롤러를 포함하되,
    상기 기계 학습 회로는, 기계 학습을 통해, 상기 제2 블록에 상기 제1 데이터가 리클레임되었을 때 상기 제2 블록 내에 상기 제1 데이터가 리클레임되지 않는 영역에 제2 데이터가 기입될 횟수를 예측하고, 상기 예측된 횟수가 임계값보다 크면 상기 제1 데이터를 상기 제2 블록에 리클레임하도록 명령하고, 상기 예측된 횟수가 상기 임계값보다 작거나 같으면 상기 제1 블록의 제3 데이터를 상기 제2 블록에 리클레임하도록 명령하며,
    상기 컨트롤러는,
    상기 컨트롤러를 제어하는 프로세서,
    외부 호스트 장치와 통신하는 호스트 인터페이스,
    상기 호스트 인터페이스로부터 수신되며, 상기 기계 학습에 이용되는 정보를 임시로 저장하는 랜덤 액세스 메모리,
    상기 리클레임 명령을 상기 비휘발성 메모리 장치에 전송하며, 에러 정정 블록을 포함하는 메모리 인터페이스와,
    상기 프로세서, 상기 호스트 인터페이스, 상기 랜덤 액세스 메모리, 상기 기계 학습 회로, 및 상기 메모리 인터페이스를 연결하는 버스를 포함하는 스토리지 장치.
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