KR20190012988A - Multi layer ceramic capacitor making method and multi layer ceramic capacitor made with the same method - Google Patents
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Abstract
본 발명의 실시예에 따른 적층 세라믹 커패시터 제조 방법은, 유전체 조성물을 이용하여 세라믹 그린 시트를 형성하는 단계, 상기 세라믹 그린 시트의 상부에 내부 전극을 형성하는 단계, 상기 내부 전극이 형성된 상기 세라믹 그린 시트를 적층 및 압착하여 세라믹 적층체를 형성하는 단계, 상기 세라믹 적층체를 제 1 온도로 가열하는 가열 단계,
상기 제 1 온도에서 상기 제 1 온도보다 낮은 제 2 온도로 냉각하는 냉각 단계; 및
상기 제 2 온도에서 상기 세라믹 적층체를 소결하는 제 1 소결 단계;를 포함할 수 있다.A method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention includes forming a ceramic green sheet using a dielectric composition, forming an internal electrode on the ceramic green sheet, forming the ceramic green sheet A heating step of heating the ceramic laminate to a first temperature; a cooling step of cooling the ceramic laminate to a second temperature lower than the first temperature at the first temperature; And
And a first sintering step of sintering the ceramic laminate at the second temperature.
Description
본 발명은 적층 세라믹 커패시터 제조 방법에 관한 것으로, 보다 상세하게는 열처리 공정과 산소 분압만 변경하여 유전체 조성물을 소결함으로써 간단한 공정을 수행하는 적층 세라믹 커패시터 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a multilayer ceramic capacitor, and more particularly, to a method of manufacturing a multilayer ceramic capacitor in which a simple process is performed by a heat treatment process and sintering of a dielectric composition by changing only the oxygen partial pressure.
최근 적층 세라믹 커패시터(Multi Layer Ceramic Capacitor; MLCC)를 사용하는 전자 제품이 소형화되고 고성능화됨에 따라, 이에 사용되는 적층 세라믹 커패시터(Multi Layer Ceramic Capacitor; MLCC)도 점차 소형화 및 고용량화되어 가고 있다.2. Description of the Related Art Recently, as electronic products using a multi-layer ceramic capacitor (MLCC) have become smaller and higher in performance, multi-layer ceramic capacitors (MLCCs) used therefor are becoming smaller and higher in capacity.
즉, MLCC의 초소형화와 초고용량화가 요구되면서, 용량 구현을 위한 세라믹층이 박층화와 고적층화가 되어가고 있으며, 이에 따라 치밀도가 높은 MLCC를 구현하는 것이 주된 이슈가 되어가고 있다. That is, as the miniaturization and the high capacity of the MLCC are demanded, the ceramic layer for the capacity implementation is becoming thinner and the stratified layer is formed, and accordingly, the implementation of the MLCC having the high density is becoming the main issue.
종래에는 기존의 유전체 조성물에 xB2O3-(1-x)BaO, 또는 ZnO-B2O3-SiO2 (ZBS) glass등의 별도의 첨가제를 첨가하여 밀도를 높이거나 낮은 온도에서 소결이 가능하도록 하였으나, 첨가제를 첨가할 경우, 채택한 유전체 조성물마다 첨가제의 종류와 첨가량, 이차상의 발생을 고려해야 한다는 문제점이 있다. Conventionally, a separate additive such as xB2O3- (1-x) BaO or ZnO-B2O3-SiO2 (ZBS) glass was added to the conventional dielectric composition to increase the density or sinter at a low temperature. However, There is a problem that the kind of the additive, the amount of the additive, and the occurrence of the secondary phase must be considered for each of the adopted dielectric compositions.
본 발명은 전술한 문제점을 해결하기 위해 도출된 것으로, 적층 세라믹 커패시터를 생성하는 공정에서 별도의 첨가제 없이 열처리 공정과 산소 분압만을 변화시켜 소결함으로서, 처리 공정이 간단하고, 저온에서 단시간에 높은 밀도를 갖는 유전체 조성물을 포함하는 적층 세라믹 커패시터를 생성할 수 있도록 한다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide a method of manufacturing a multilayer ceramic capacitor in which a heat treatment process and an oxygen partial pressure are changed only by a sintering process without a separate additive, So as to produce a multilayer ceramic capacitor including the dielectric composition.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터 제조 방법은,A method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention includes:
유전체 조성물을 이용하여 세라믹 그린 시트를 형성하는 단계, 상기 세라믹 그린 시트의 상부에 내부 전극을 형성하는 단계, 상기 내부 전극이 형성된 상기 세라믹 그린 시트를 적층 및 압착하여 세라믹 적층체를 형성하는 단계, 상기 세라믹 적층체를 제 1 온도로 가열하는 가열 단계, 상기 제 1 온도에서 상기 제 1 온도보다 낮은 제 2 온도로 냉각하는 냉각 단계 및 상기 제 2 온도에서 상기 세라믹 적층체를 소결하는 제 1 소결 단계를 포함할 수 있다.Forming a ceramic green sheet by using a dielectric composition, forming an internal electrode on the ceramic green sheet, laminating and pressing the ceramic green sheet on which the internal electrode is formed to form a ceramic laminate, A heating step of heating the ceramic laminate to a first temperature, a cooling step of cooling the ceramic laminate to a second temperature lower than the first temperature at the first temperature, and a first sintering step of sintering the ceramic laminate at the second temperature .
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는, 유전체 조성물을 포함하는 세라믹 그린 시트, 상기 세라믹 그린 시트의 상부에 형성된 내부 전극 및 상기 내부 전극이 형성된 상기 세라믹 그린 시트를 적층 및 압착하여 형성된 세라믹 적층체;를 포함하고, 상기 세라믹 적층체를 제 1 온도로 가열하고, 상기 제 1 온도에서 상기 제 1 온도보다 낮은 제 2 온도로 냉각하며, 상기 제 2 온도에서 상기 세라믹 적층체를 소결하는 제 1 소결 단계를 수행함으로서 생성될 수 있다.A multilayer ceramic capacitor according to an embodiment of the present invention includes a ceramic green sheet including a dielectric composition, an internal electrode formed on the ceramic green sheet, And a ceramic laminate formed by laminating and pressing the ceramic green sheet having the internal electrode formed thereon, wherein the ceramic laminate is heated to a first temperature, and the ceramic laminate is heated from the first temperature to a second temperature lower than the first temperature And then performing a first sintering step of sintering the ceramic laminate at the second temperature.
본 발명의 일 실시예에 따르면, 적층 세라믹 커패시터를 생성하는 공정에서 별도의 첨가제 없이 열처리 공정과 산소 분압만을 변화시켜 소결함으로서, 첨가제 첨가시 고려해야하는 첨가제의 종류와 첨가량 등을 고려하지 않아도 되어, 처리 공정이 간단하고, 저온에서 단시간에 높은 밀도를 갖는 유전체 조성물을 포함하는 적층 세라믹 커패시터를 생성할 수 있다.According to one embodiment of the present invention, in the process of producing a multilayer ceramic capacitor, sintering is performed by changing only the heat treatment process and the oxygen partial pressure without any additive, so that it is not necessary to consider the kind and amount of additive to be considered when adding the additive, It is possible to produce a multilayer ceramic capacitor including a dielectric composition having a simple process and a high density in a short time at a low temperature.
또한, 이로서, 입자 성장이 억제되고 치밀화가 극대화될 수 있게 되어, 고용량의 소형 커패시터를 제조할 수 있게 된다. In this case, the grain growth can be suppressed and the densification can be maximized, thereby making it possible to manufacture a high-capacity small-sized capacitor.
도 1은 본 발명의 실시예에 따른 적층 세라믹 커패시터의 개략적인 사시도이다.
도 2a 내지 도 2c는 도 1의 A-A'의 단면도 및 세라믹 그린시트(10)와 내부전극(20)에 대해 상세하게 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 적층 세라믹 커패시터(1)의 제조 방법의 흐름도를 도시한 것이다.
도 4 내지 도 6은 본 발명의 실시예에 따른 열처리 공정과 산소 분압 변경을 기술하기 위해 참조되는 도면이다. 1 is a schematic perspective view of a multilayer ceramic capacitor according to an embodiment of the present invention.
2A to 2C are a sectional view taken along the line A-A 'in FIG. 1 and a detailed view of the ceramic
3 shows a flow chart of a method of manufacturing the multilayer
4 to 6 are diagrams referred to describe a heat treatment process and an oxygen partial pressure change according to an embodiment of the present invention.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.The following detailed description of the invention refers to the accompanying drawings, which illustrate, by way of illustration, specific embodiments in which the invention may be practiced. These embodiments are described in sufficient detail to enable those skilled in the art to practice the invention. It should be understood that the various embodiments of the present invention are different, but need not be mutually exclusive. For example, certain features, structures, and characteristics described herein may be implemented in other embodiments without departing from the spirit and scope of the invention in connection with an embodiment. It is also to be understood that the position or arrangement of the individual components within each disclosed embodiment may be varied without departing from the spirit and scope of the invention. The following detailed description is, therefore, not to be taken in a limiting sense, and the scope of the present invention is to be limited only by the appended claims, along with the full scope of equivalents to which such claims are entitled, if properly explained. In the drawings, like reference numerals refer to the same or similar functions throughout the several views.
이하, 첨부되는 도면을 참조하여 본 발명의 실시예에 따른 적층 세라믹 커패시터(1) 및 적층 세라믹 커패시터(1) 제조 방법에 대해 기술한다.Hereinafter, a method of manufacturing a multilayer
도 1은 본 발명의 실시예에 따른 적층 세라믹 커패시터(1)의 개략적인 사시도이고, 도 2a 내지 도 2c는 도 1의 A-A'의 단면도 및 세라믹 그린시트(10)와 내부전극(20b)에 대해 상세하게 나타낸 도면이다.FIG. 1 is a schematic perspective view of a multilayer
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 적층 세라믹 커패시터(1)는 유전체 조성물 중 하나인 BaTiO3 를 포함하는 복수의 세라믹 그린 시트(10)를 적층하여 형성되는 세라믹 적층체(100), 상기 세라믹 적층체(100)의 일 측면에 형성된제1 외부 전극(30a), 및 제1 외부 전극(30a)이 형성된 면과 대향하는 면에 형성된 제2 외부 전극(30b)을 포함할 수 있다. 그리고, 세라믹 적층체(100)는 복수의 세라믹 그린 시트(10) 이외에 서로 다른 극성이 교대로 나타나도록, 각 세라믹 그린 시트(10)의 상부에 형성되는 제1 내부 전극(20a)과제2 내부 전극(20b)을 포함할 수 있다. 상기 제1 외부 전극(30a)은 상기 제1 내부 전극(20a)과 전기적으로 연결되며, 상기 제2 외부 전극(30b)은 상기 제2 내부 전극(20b)과 전기적으로 연결될 수 있다.. Referring to FIGS. 1 and 2, a multilayer
세라믹 그린 시트(10)는 BaTiO3 와 같은 저온 소성용 유전체 조성물을 이용하여 형성될 수 있다. 즉, 본 발명의 일 실시예에 따른 저온 소성용 유전체 조성물을 이용함으로써, 니켈 내부 전극이 산화 또는 뭉치는 온도보다 낮은 온도에서 소성이 가능하게 된다. The ceramic
종래의 경우, 고온에서 니켈 내부 전극이 뭉치는 현상으로 인해 발생하는 단락(short)으로, 세라믹 그린 시트(10)의 두께를 일정 두께 이하로 제작할 수 없었다. 하지만 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(1)는 저온 소성용 유전체 조성물을 이용하여 세라믹 그린 시트(10)를 형성한 후, 저온에서 소성하게 되므로 니켈 내부 전극의 뭉침 현상의 발생이 매우 적다. 따라서 유전체 층(10)의 두께를 얇게 하는 경우에도 신뢰성이 떨어지지 않으며, 고용량(고성능)을 확보할 수 있다. In the conventional case, the thickness of the ceramic
그러므로 본 발명의 일 실시예에 있어서, 세라믹 그린 시트(10)의 두께는 1 ㎛ 내지 2 ㎛일 수 있다. 세라믹 그린 시트(10)의 두께가 1 ㎛ 미만인 경우에는 인접하는 내부 전극(20a, 20b)이 서로 접하여 단락이 발생할 수 있으며, 유전체 층의 두께가 2 ㎛를 초과하는 경우, 초고용량을 확보하기 어렵다.Therefore, in one embodiment of the present invention, the thickness of the ceramic
그리고, 본 발명의 실시예에 따르면 저온 소성용 유전체 조성물을 사용하고, 이단 소결(two-step sintering)과 이종 분위기 소결(hetero-atmosphere sintering)를 혼합 사용하여, 세라믹 그린 시트(10)의 치밀도를 97% 이상까지 향상시킬 수 있다.According to the embodiment of the present invention, the dielectric constant of the ceramic
이단 소결(two-step sintering)은 일정한 하나의 온도에서 소결하는 일단 소결(one-step sintering)을 행하는 온도보다 높은 온도까지 올렸다가 유지시간 없이 냉각한 후, 보다 낮은 온도에서 소결하는 방법이며, 여기서 냉각한 온도는 일단 소결(one-step sintering)을 행하는 온도와 동일한 온도일 수 있다. 즉, 일단 소결(one-step sintering)을 행하는 온도와 동일한 온도로 냉각한 후, 소결하는 것이다. 그리고, 이종 분위기 소결(hetero-atmosphere sintering)은 이단 소결(two-step sintering)의 소결 도중 산소 분압을 변경하는 것이다. 이단 소결(two-step sintering)과 이종 분위기 소결(hetero-atmosphere sintering)에 대해서는 도 3 이하에서 자세하세 후술한다.Two-step sintering is a method of sintering at a lower temperature after cooling to a temperature higher than the temperature at which one-step sintering is performed, which is sintered at a certain temperature, without holding time, The cooled temperature may be the same as the temperature at which one-step sintering is performed. That is, after cooling to the same temperature as the one-step sintering, sintering is performed. The hetero-atmosphere sintering is to change the oxygen partial pressure during the sintering of the two-step sintering. The two-step sintering and the hetero-atmosphere sintering will be described later in detail with reference to FIG. 3 and below.
한편, 본 발명의 실시예에 따른 제1 내부 전극(20a)은 세라믹 그린시트(10)의 상부에 제1 외부 전극(30a)과 연결되게 형성된다. 또한, 제2 내부 전극(20b)은 세라믹 그린 시트(10)의 상부에 제2 외부 전극(30b)과 연결되게 형성된다.Meanwhile, the first
제1 내부 전극(20a)이 형성된 세라믹 그린 시트(10)과 제2 내부 전극(20b)이 형성된 세라믹 그린 시트(10)를 교대로 적층하여 세라믹 적층체(100)를 마련할 수 있다. 예를 들어, 제1 외부 전극(30a)에 + 전압을, 제2 외부 전극(30b)에 - 전압을 연결함으로써, 제1 내부 전극(20a)과 제2 내부 전극(20b)이 서로 다른 극성을 가질 수 있게 된다. 따라서, 제1 내부 전극(20a)과 제2 내부 전극(20b) 사이에 위치하는 세라믹 전극 시트(10)에 쌍극자가 형성되어, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터가 작동하게 된다. 그리고, 제1 외부 전극(30a)과 제2 외부 전극(30b)은 세라믹 적층체(100)의 길이 방향의 양면에 각각 형성될 수 있다.The ceramic
도 2b 내지 도 2c는 도 1의 세라믹 그린시트(10)와 내부전극(20)에 대해 상세하게 나타낸 도면이다.2B to 2C are views showing the ceramic
우선, 도 2b에 도시된 바와 같이 세라믹 그린시트(10) 상부에 복수 개의 제1 내부전극 패턴(20a')을 형성할 수 있다. 상기 복수 개의 제1 내부전극 패턴(20a')은 소정의 간격(d3)을 두고 서로 평행하게 형성될 수 있다.First, a plurality of first
상기 소정의 간격(d3)은 내부전극(20)이 서로 다른 극성을 갖는 외부전극(30)과 절연되기 위한 거리로써, 내부전극(20)이 다른 극성의 외부전극(30)과 이격된 거리×2의 거리로 이해될 수 있다.The predetermined distance d3 is a distance for inserting the internal electrode 20 from the
상기 세라믹 그린시트(10)는 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 페이스트로 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있으며, 바람직하게는 티탄산 바륨(BaTiO3) 파우더가 사용될 수 있다.The ceramic
상기 제1 내부전극 패턴(20a')은 도전성 금속을 포함하는 내부전극 페이스트에 의하여 형성될 수 있다. 상기 도전성 금속은 이에 제한되는 것은 아니나, Ni, Cu, Pd, 또는 이들의 합금일 수 있다.The first
상기 세라믹 그린시트(10) 상에 제1 내부전극 패턴(20a')을 형성하는 방법은 특별히 제한되지 않으며, 예를 들면 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통해 형성될 수 있다.The method of forming the first
또한, 도시되지 않았으나, 또 다른 세라믹 그린시트(10) 상부에 복수 개의 제 2 내부전극 패턴(20b')을 형성할 수 있다.Further, although not shown, a plurality of second
이하, 제1 내부전극 패턴(20a')이 형성된 세라믹 그린시트는 제1 세라믹 그린시트로 지칭될 수 있고, 제2 내부전극 패턴(20b')이 형성된 세라믹 그린시트는 제2 세라믹 그린시트로 지칭될 수 있다.The ceramic green sheet on which the first
다음으로, 도 2c에 도시된 바와 같이, 제1 내부전극 패턴(20a')과 제2 내부전극 패턴(20b')이 교차 적층되도록 제1 및 제2 세라믹 그린시트를 번갈아가며 적층할 수 있다.Next, as shown in FIG. 2C, the first and second ceramic green sheets may be alternately stacked so that the first
이후, 상기 제1 내부전극 패턴(20a')은 제1 내부전극(20a)을 형성할 수 있고, 제 2 내부전극 패턴(20b')은 제2 내부전극(20b)을 형성할 수 있다.Hereinafter, the first
BaTiO3를 포함하는 유전체 조성물을 사용하여 MLCC를 제조할 경우, 소결 온도가 1200℃를 넘게되면 니켈 내부 전극이 수축되어 뭉치게 되는데, 내부 전극과 유전체 조성물의 수축 거동의 차이에 의해 내부에 응력이 발생하게 된다. 또한, 니켈 내부 전극이 수축되어 뭉치면서 쇼트가 발생한 확률이 급격히 상승하게 되며, 내부 전극의 산화로 인하여 전극 연결성 또는 전극의 커버리지(Coverage)가 감소되어 용량 저하를 초래하게 된다. 나아가, 용량저하와 더불어 고온(>1200℃)에서의 절연 저항 감소로 인해 신뢰성이 저하될 우려가 높다. 따라서, 1200℃ 이하의 저온에서 높은 밀도를 갖는 유전체 조성물을 포함하는 MLCC가 필요한 실정이다. 종래에는, 별도의 첨가제를 부가하여 이러한 MLCC를 제조하였으나, 본 발명의 일 실시예에 따라, 별도의 추가 장비 없이 열처리 공정과 산소 분압만을 변경시킴으로서 MLCC를 제조할 수 있다. 이하, 이러한 공정에 대해 상술하고자 한다.When the MLCC is manufactured using the dielectric composition containing BaTiO 3, when the sintering temperature exceeds 1200 ° C., the internal electrode of the nickel shrinks and aggregates, and the internal stress is generated due to the difference in shrinkage behavior between the internal electrode and the dielectric composition . In addition, the probability of occurrence of a short circuit due to shrinkage of the inner electrode of the nickel sharply increases, and the oxidation of the inner electrode reduces the electrode connectivity or the coverage of the electrode. Further, there is a high possibility that the reliability is deteriorated due to a decrease in capacitance and a decrease in insulation resistance at a high temperature (> 1200 ° C). Therefore, there is a need for an MLCC including a dielectric composition having a high density at a low temperature of 1200 DEG C or lower. Conventionally, such an MLCC was prepared by adding a separate additive. However, according to an embodiment of the present invention, the MLCC can be manufactured by changing only the heat treatment process and the oxygen partial pressure without additional equipment. Hereinafter, such a process will be described in detail.
도 3은 본 발명의 실시예에 따른 적층 세라믹 커패시터(1)의 제조 방법의 흐름도를 도시한 것이다.3 shows a flow chart of a method of manufacturing the multilayer
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 적층 세라믹 커패시터(1)의 제조 방법은 유전체 조성물을 이용하여 세라믹 그린 시트를 형성하는 단계(s310)를 포함할 수 있다. 본 발명의 실시예에 따른 유전체 조성물은 BaTiO3 이외에도, SrTiO3 , Ba1 / 2SR1 / 2TiO3 등을 이용할 수 있다. As shown in FIG. 3, a method of manufacturing a multilayer
세라믹 그린 시트를 형성하는 단계에 있어서, 세라믹 그린 시트는 저온 소성용 유전체 조성물과 바인더, 용제를 혼합하여 슬러리를 제조하고, 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트형으로 제작할 수 있다. In the step of forming a ceramic green sheet, a ceramic green sheet can be produced by mixing a low temperature firing dielectric composition, a binder and a solvent to prepare a slurry, and the slurry can be formed into a sheet having a thickness of several micrometers by a doctor blade method.
세라믹 그린 시트를 형성한 후, 세라믹 그린 시트의 상부에 내부 전극을 형성할 수 있다(s320). 본 발명의 실시예에 따른 내부 전극(20)은 도전성 금속 분말을 포함하는 도전성 페이스트 조성물을 이용하여 형성될 수 있다. 여기서 도전성 금속 분말은 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 또는 구리(Cu) 등이 있고, 이들을 단독 또는 2종 이상을 혼합하여 사용할 수 있다.After forming the ceramic green sheet, an internal electrode may be formed on the ceramic green sheet (s320). The internal electrode 20 according to the embodiment of the present invention may be formed using a conductive paste composition containing a conductive metal powder. The conductive metal powder is not particularly limited and includes, for example, silver (Ag), lead (Pb), platinum (Pt), nickel (Ni), copper (Cu) and the like, Can be used.
세라믹 그린 시트의 상부에 내부 전극을 형성한 후, 내부 전극이 형성된 세라믹 그린 시트를 적층 및 압착하여 세라믹 적층체를 형성할 수 있다(s330). 이 때, 복수의 세라믹 그린 시트를 서로 겹쳐서 적층 및 압착하여 세라믹 적층체를 형성할 수 있으며, 적층 및 압착 이후, 소성, 절단, 및 연마 단계를 거쳐 완전한 세라믹 적층체로 제조할 수 있다. After the internal electrode is formed on the ceramic green sheet, the ceramic green sheet on which the internal electrode is formed may be laminated and pressed to form a ceramic laminate (S330). At this time, a plurality of ceramic green sheets can be stacked and pressed to form a ceramic laminate, and after the lamination and compression, the ceramic laminate can be manufactured through firing, cutting, and polishing steps.
이어서, 세라믹 적층체를 제 1 온도로 가열하는 가열 단계(s340)를 수행할 수 있다.(s340) 여기서, 본 발명의 실시예에 따른 제 1 온도는 도 4a와 같은 종래의 열처리 공정에 따른 소정의 소결 온도보다 높은 온도로, 도 4b에 도시한 바와 같이 약 1250℃±0.08% 이며, 일 실시예로 1250℃일 수 있고, 상기 제 1 온도로의 가열 시간은 약 6분일 수 있다. 1250℃ +0.08 % 초과시 입자성장이 과하게 발생하게 되고, 입자의 크기가 증가하면 치밀화에 필요한 구동력이 감소하여 제2 온도 구간에서 치밀화가 적게 발생하게 되며, 1250℃-0.08% 미만시 입자 균일화에 시간이 더 필요하여 전체 소결 시간이 늘어난다는 단점이 있을 수 있으므로, 본 발명에서 제 1 온도가 약 1250℃±0.08% 범위에 있을 때, 특히 1250 ℃인 경우 가장 바람직할 수 있다.Next, the heating step (s340) of heating the ceramic laminate to the first temperature may be performed (s340). Here, the first temperature according to the embodiment of the present invention may be a predetermined temperature As shown in FIG. 4B, and may be about 1250 DEG C. + -. 0.08%, in one embodiment, about 1250 DEG C, and the heating time to the first temperature may be about 6 minutes. When the particle size is increased, the driving force required for the densification is decreased and the densification is less in the second temperature range. When the particle size is increased, The total sintering time may be increased. Therefore, in the present invention, it may be most preferable when the first temperature is in the range of about 1250 ° C ± 0.08%, especially 1250 ° C.
도 4a와 같은 종래의 열처리 공정에 따른 소정의 소결 온도는 약 1150℃ 이다.The predetermined sintering temperature according to the conventional heat treatment process as shown in FIG. 4A is about 1150 ° C.
상기 가열 단계 이후, 제 1 온도에서 상기 제 1 온도보다 낮은 제 2 온도로 냉각하는 냉각 단계를 수행할 수 있다.(s350)After the heating step, cooling may be performed at a first temperature to a second temperature lower than the first temperature. (S350)
본 발명의 실시예에 따라, 상기 제 2 온도는 도 4b, 도 5b, 도 5c에 도시한 바와 같이 약 1150℃±0.13% 이상 1200℃ 이하이며, 일 예로 1150℃ 일 수 있다. 제 2 온도가 1150℃-0.13% 미만인 경우, 치밀화에 필요한 구동력이 부족하여 90% 이상의 높은 밀도가 나타나지 않을 수 있다. 예를 들어, 도 5a에 도시한 바와 같이 제 2 온도가 1050℃인 경우, 치밀도가 떨어질 수 있다. 또한, 제 2 온도가 1200℃를 초과하는 경우 내부전극(20)이 뭉칠 수 있다는 단점이 있다. 더욱 바람직하게는 제 2 온도가 1200℃일 수 있다. 제 2 온도의 바람직한 온도에 대해서는 하기에서 자세하게 상술한다. 상기 제 1 온도로부터 상기 제 2 온도로의 냉각 시간은 약 30초일 수 있다. 이 경우, 제 1 온도인 약 1250℃±0.08%에서는 소정의 유지 시간 없이 바로 다음 단계인 냉각 단계를 수행할 수 있다. According to an embodiment of the present invention, the second temperature may be about 1150 ° C. + -. 0.13% to less than 1200 ° C as shown in FIGS. 4b, 5b, and 5c, for example, 1150 ° C. When the second temperature is lower than 1150 ° C-0.13%, the driving force required for densification is insufficient, and a high density of 90% or more may not be exhibited. For example, as shown in FIG. 5A, when the second temperature is 1050 DEG C, the density may be lowered. If the second temperature exceeds 1200 ° C., the internal electrode 20 may be clumped. More preferably, the second temperature may be 1200 < 0 > C. The preferable temperature of the second temperature will be described later in detail. The cooling time from the first temperature to the second temperature may be about 30 seconds. In this case, at the first temperature of about 1250 ° C ± 0.08%, the next cooling step can be performed without a predetermined holding time.
그리고, 제 2 온도에서 세라믹 적층체를 소결하는 제 1 소결 단계를 수행할 수 있다.(s360) 이 때, 본 발명의 일 실시예에 따라 세라믹 적층체에 교대로 적층되어 포함되는 유전체 조성물 및 내부 전극을 동시에 소결할 수 있다. 여기서 도 4b에 도시한 바와 같이 제 1 소결은 약 10분 내지 30분 동안 수행할 수 있다. Then, a first sintering step of sintering the ceramic laminated body at the second temperature may be performed. (S360) At this time, the dielectric composition and the inner ceramic laminate alternately stacked in the ceramic laminate according to an embodiment of the present invention The electrodes can be simultaneously sintered. Here, as shown in FIG. 4B, the first sintering can be performed for about 10 minutes to 30 minutes.
여기서, 제 1 소결 단계 수행시, 도 4c에 도시한 바와 같이, 제 2 온도에서 제 1 소정 시간 동안 산소 분압을 조절하여 세라믹 적층체를 소결할 수 있다. 제 1 온도인 1250℃의 수소(H2) 99.99% 분위기에서 제 2 온도로 낮추어 질소(N2) 99.99% 분위기로 변경하여산소 분압을 조절할 수 있으며, 이 때, 약 5분 이상 10분 이하 동안 산소 분압을 10-3atm 이하로 조절할 수 있다. 만약 5분 미만으로 산소 분압을 조절시, H2 가 N2로 전부 변경되지 않을 수 있다. 전술한 냉각 단계를 수행한 이후에 제 1 소결 단계를 수행하는 과정에서 산소 분압까지 변경시키게 되면, 입자 성장이 억제되고 치밀화가 더욱 극대화될 수 있게 된다. 그리고, 저온에서 단시간에 높은 밀도를 갖는 유전체 조성물을 제조할 수 있게 된다. Here, at the time of performing the first sintering step, as shown in FIG. 4C, the ceramic laminate can be sintered by adjusting the oxygen partial pressure at the second temperature for the first predetermined time. The oxygen partial pressure can be controlled by changing the atmosphere to a second temperature in a 99.99% atmosphere of hydrogen (H 2 ) at a first temperature of 1250 ° C to a nitrogen (N 2 ) 99.99% atmosphere. In this case, The oxygen partial pressure can be adjusted to 10 -3 atm or less. If the oxygen partial pressure is adjusted to less than 5 minutes, H 2 may not be completely changed to N 2 . If the oxygen partial pressure is changed in the course of performing the first sintering step after performing the cooling step described above, the grain growth can be suppressed and the densification can be further maximized. Then, a dielectric composition having a high density at a low temperature in a short time can be produced.
도 4a내지 도 4c에 도시한 치밀도에 따르면, 종래의 비교예인 도 4a와 같이, 제 1 온도로의 가열이 없는 약 1150℃의 소정의 온도에서의 소결을 수행할 경우, 유기물 조성체는 약 93.78%의 치밀도를 나타낸다. 반면, 본 발명의 실시예에 따라 도 4b와 같이, 약 1250℃±0.08% 인 제 1 온도로 가열후 약 1150±0.13%인 제 2 온도로 냉각한 이후 냉각 온도에서 소결시, 약 94.73%의 치밀도로 도 4a의 경우보다 높게 측정됨을 알 수 있다. 그리고, 도 4b와 같은 열처리 공정 이외에 도 4c와 같이 산소 분압 변화를 더 수행하는 경우, 약 95.67%로 치밀도가 도 4b보다 더 향상됨을 알 수 있다.According to the compactness shown in Figs. 4A to 4C, when sintering is performed at a predetermined temperature of about 1150 DEG C without heating to the first temperature as in the comparative example of Fig. 4A, And a density of 93.78%. On the other hand, according to the embodiment of the present invention, as shown in FIG. 4B, after cooling to a first temperature of about 1250 ° C ± 0.08% and then cooling to a second temperature of about 1150 ± 0.13%, sintering at a cooling temperature yields about 94.73% It can be seen that the compact road is measured higher than the case of FIG. 4A. In addition to the heat treatment process as shown in FIG. 4B, when the oxygen partial pressure is further changed as shown in FIG. 4C, the density is improved to about 95.67% as compared with FIG. 4b.
상기 도 4a내지 도 4c에 도시한 치밀도를 표로 도시하면 하기와 같다.The compactness shown in FIGS. 4A to 4C is shown in the table below.
제 1 소결 단계 이후, 도 6a 내지 도 6b에 도시한 바와 같이, 제 2 온도보다 낮은 제 3 온도에서 제 2 소정 시간 동안 세라믹 적층체를 소결하는 제 2 소결 단계를 더 수행할 수 있다.(s370) 본 발명의 실시예에 따라 상기 제 3 온도는 약 900℃±0.33%이고, 예를 들어, 약 900℃일 수 있으며, 약 1시간 동안 상기 제 3 온도에서 상기 세라믹 적층체를 소결할 수 있다. 제 3 온도가 900℃+0.33% 초과시 입자성장이 나타날 수 있는 단점이 있으며, 900℃-0.33% 미만시 입자가 치밀화되는 시간이 증가하는 단점이 있을 수 있다.After the first sintering step, a second sintering step of sintering the ceramic laminate for a second predetermined time at a third temperature lower than the second temperature, as shown in Figs. 6A to 6B, may be further performed. ) According to an embodiment of the present invention, the third temperature may be about 900 ° C ± 0.33%, for example about 900 ° C, and the ceramic laminate may be sintered at the third temperature for about one hour . When the third temperature exceeds 900 ° C + 0.33%, there is a disadvantage that grain growth may occur. When the temperature is less than 900 ° C-0.33%, there may be a disadvantage that the time for densifying the particles increases.
도 6a는 제 1 온도인 약 1250℃에서 제 2 온도인 약 1200℃로 냉각한 경우를 예시한 도면이고, 도 6b는 제 1 온도인 약 1250℃에서 제 2 온도인 약 1150℃로 냉각한 경우를 예시한 도면이다. 두 경우 모두, 약 900℃±0.33%에서 약 1시간 동안 제 2 소결을 수행시, 제 2 소결 수행전보다 치밀도가 각각 97.93%(제 1 소결 30분 수행시 치밀도)에서 99.18%로, 95.67%(제 1 소결 30분 수행시 치밀도)에서 97.87%로 향상됨을 알 수 있다.FIG. 6A illustrates a case where the first temperature is about 1250 DEG C and the second temperature is about 1200 DEG C. FIG. 6B shows a case where the first temperature is about 1250 DEG C and the second temperature is about 1150 DEG C Fig. In both cases, when the second sintering was performed at about 900 ° C ± 0.33% for about 1 hour, the compactness was 97.93% (99.18%) when compared with that before the second sintering, 99.18% % (Denseness when the first sintering is performed for 30 minutes) to 97.87%.
전술한 제 1 소결 단계(s360) 및 제 2 소결 단계(s370)와 관련하여, 본 발명의 일 실시예에 따라 제 2 소결 단계(s370)를 수행하지 않을 경우, 제 1 소결 단계(s360)를 수행한 이후에 세라믹 적층체의 내부 전극(20)과 전기적으로 연결되는 외부 전극(30)을 형성할 수 있다. 반면, 본 발명의 다른 실시예에 따라 제 2 소결 단계(s370)를 수행할 경우, 제 1 소결 단계(s360) 및 제 2 소결 단계(s370)까지 수행한 이후에 세라믹 적층체의 내부 전극(20)과 전기적으로 연결되는 외부 전극(30)을 형성할 수 있다.With respect to the first sintering step (s360) and the second sintering step (s370) described above, when the second sintering step (s370) is not performed according to an embodiment of the present invention, the first sintering step (s360) An
도 5는 도 4에서 전술한 제 1 온도를 제 2 온도로 냉각하는 경우, 제 2 온도에 따라 치밀도가 달라짐을 나타낸 도면이다.FIG. 5 is a graph showing that the density is varied according to the second temperature when the first temperature is cooled to the second temperature in FIG.
도 5c에 도시한 바와 같이, 본 발명의 일 실시예에 따라 세라믹 적층체(100)를 제 1 온도인 약 1250℃±0.08%로 가열 후, 제 2 온도인 약 1200℃로 냉각 시, 전술한 도 4b와 같이 제 2 온도인 약 1150℃로 냉각하는 경우보다 치밀도가 향상됨을 알 수 있다.As shown in FIG. 5C, when the ceramic
구체적으로, 도 5a의 경우, 약 1250℃에서 약 1050℃로 냉각한 경우로, 약 67.30%의 치밀도를 나타내지만, 약 1250℃에서 약 1150℃로 냉각한 경우, 약 95.67%의 치밀도를 나타내며, 약 1250℃에서 약 1200℃로 냉각한 경우, 약 97.93%의 치밀도를 나타냄을 알 수 있다.Specifically, in the case of FIG. 5A, when the temperature is cooled from about 1250 ° C. to about 1050 ° C., the density is about 67.30%, but when the temperature is cooled from about 1250 ° C. to about 1150 ° C., the density is about 95.67% And when it is cooled to about 1200 ° C at about 1250 ° C, it shows that it shows a density of about 97.93%.
즉, 고온으로 가열후 냉각 시, 상대적으로 지나치게 낮은 온도로 냉각시, 예를 들어 1150℃ 미만의 범위로 냉각하면 오히려 치밀도가 떨어짐을 알 수 있다. 따라서, 본 발명의 실시예에 따라 제 2 온도는 1150℃±0.13% 이상 1250℃ 미만임이 바람직하다.That is, when cooling after heating to high temperature, cooling to a relatively low temperature, for example, in a range of less than 1150 占 폚 It can be seen that the density decreases rather than the density. Therefore, according to the embodiment of the present invention, the second temperature is preferably 1150 ° C ± 0.13% or more and less than 1250 ° C.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in one embodiment of the present invention and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects and the like illustrated in the embodiments can be combined and modified by other persons skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of illustration, It can be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.
Claims (15)
상기 세라믹 적층체를 제 1 온도로 가열하는 가열 단계;
상기 제 1 온도에서 상기 제 1 온도보다 낮은 제 2 온도로 냉각하는 냉각 단계; 및
상기 제 2 온도에서 상기 세라믹 적층체를 소결하는 제 1 소결 단계;를 포함하는,
적층 세라믹 커패시터 제조 방법.
Forming a ceramic laminate by laminating and pressing a ceramic green sheet having an internal electrode formed on an upper surface thereof and composed of a dielectric composition;
A heating step of heating the ceramic laminate to a first temperature;
A cooling step of cooling from the first temperature to a second temperature lower than the first temperature; And
And a first sintering step of sintering the ceramic laminate at the second temperature,
(Method for manufacturing a multilayer ceramic capacitor).
상기 제 1 소결 단계는,
상기 세라믹 적층체에 포함되는 상기 유전체 조성물 및 상기 내부 전극을 동시에 소결하는 것인,
적층 세라믹 커패시터 제조 방법.
The method according to claim 1,
Wherein the first sintering step comprises:
Wherein the dielectric composition contained in the ceramic laminate and the internal electrode are simultaneously sintered.
(Method for manufacturing a multilayer ceramic capacitor).
상기 제 1 온도는 1250℃±0.08% 이며, 상기 제 1 온도로의 가열
시간은 6 분이고,
상기 제 2 온도는 1150℃±0.13% 이상 1200℃ 이하이며, 상기 제 2 온도로의 냉각 시간은 30초이고,
상기 제 2 온도에서 상기 세라믹 적층체를 10분 내지 30분 소결하는 적층 세라믹 커패시터 제조방법.
The method according to claim 1,
Wherein the first temperature is 1250 DEG C +/- 0.08%, the heating to the first temperature
Time is six minutes,
The second temperature is 1150 ° C ± 0.13% or more and 1200 ° C or less, the cooling time to the second temperature is 30 seconds,
And sintering the ceramic laminate at the second temperature for 10 to 30 minutes.
상기 제 1 소결 단계는,
상기 제 2 온도에서 제 1 소정 시간 동안 산소 분압을 조절하여 상기 세라믹 적층체를 소결하는 것인, 적층 세라믹 커패시터 제조 방법.
The method of claim 3,
Wherein the first sintering step comprises:
And the oxygen partial pressure is adjusted for the first predetermined time at the second temperature to sinter the ceramic laminated body.
상기 제 1 소정 시간은 5분 이상 10분 이하이며, 상기 산소 분압은 10-3atm 이하로 조절하는 것인, 적층 세라믹 커패시터 제조 방법.
5. The method of claim 4,
Wherein the first predetermined time is 5 minutes or more and 10 minutes or less, and the oxygen partial pressure is adjusted to 10 -3 atm or less.
상기 제 1 소결 단계 이후, 상기 제 2 온도보다 낮은 제 3 온도에서 제 2 소정 시간 동안 상기 세라믹 적층체를 소결하는 제 2 소결 단계;를 더 포함하는, 적층 세라믹 커패시터 제조 방법.
6. The method according to any one of claims 1 to 5,
And a second sintering step of sintering the ceramic laminate for a second predetermined time at a third temperature lower than the second temperature after the first sintering step.
상기 제 3 온도는 900℃±0.33%이고, 1시간 동안 상기 제 3 온도에서 상기 세라믹 적층체를 소결하는, 적층 세라믹 커패시터 제조 방법.
The method according to claim 6,
Wherein the third temperature is 900 DEG C +/- 0.33% and the ceramic laminate is sintered at the third temperature for one hour.
상기 유전체 조성물은 BaTiO3이고, 상기 내부 전극은 Ni 인, 적층 세라믹 커패시터 제조 방법.
6. The method according to any one of claims 1 to 5,
The dielectric composition is BaTiO 3, the inner electrode is a Ni, a multilayer ceramic capacitor manufacturing method.
상기 제 1 소결 단계를 수행한 이후에 상기 세라믹 적층체의 상기 내부 전극과 전기적으로 연결되는 외부 전극을 형성하는 단계를 더 포함하는, 적층 세라믹 커패시터 제조 방법.
6. The method according to any one of claims 1 to 5,
Further comprising forming external electrodes electrically connected to the internal electrodes of the ceramic laminate after performing the first sintering step. ≪ Desc / Clms Page number 19 >
상기 세라믹 적층체를 제 1 온도로 가열하고,
상기 제 1 온도에서 상기 제 1 온도보다 낮은 제 2 온도로 냉각하며,
상기 제 2 온도에서 상기 세라믹 적층체를 소결하는 제 1 소결 단계를 수행함으로서 생성된,
적층 세라믹 커패시터.
And a ceramic laminate formed by forming an internal electrode on an upper surface and laminating and pressing a ceramic green sheet composed of a dielectric composition,
Heating the ceramic laminate to a first temperature,
Cooling to a second temperature lower than the first temperature at the first temperature,
And a second sintering step of sintering the ceramic laminate at the second temperature,
Multilayer Ceramic Capacitors.
상기 세라믹 적층체에 포함되는 상기 유전체 조성물 및 상기 내부 전극을 동시에 소결함으로서 생성되는,
적층 세라믹 커패시터.
11. The method of claim 10,
Wherein the dielectric composition and the internal electrode contained in the ceramic laminate are simultaneously sintered,
Multilayer Ceramic Capacitors.
상기 제 2 온도에서 소정 시간 동안의 산소 분압 조절로 상기 세라믹 적층체를 소결하여 상기 제 1 소결 단계를 수행함으로서 생성되는, 적층 세라믹 커패시터.
11. The method of claim 10,
And performing the first sintering step by sintering the ceramic laminate by controlling the partial pressure of oxygen for a predetermined time at the second temperature.
상기 제 1 소결 단계 이후, 상기 제 2 온도보다 낮은 제 3 온도에서 소정 시간 동안 상기 세라믹 적층체를 소결하는 제 2 소결 단계;를 더 수행함으로서 생성된, 적층 세라믹 커패시터.
13. The method according to any one of claims 10 to 12,
And a second sintering step of sintering the ceramic laminate for a predetermined time at a third temperature lower than the second temperature after the first sintering step.
상기 유전체 조성물은 BaTiO3이고, 상기 내부 전극은 Ni 인, 적층 세라믹 커패시터.
13. The method according to any one of claims 10 to 12,
The dielectric composition is BaTiO 3, the inner electrode is a Ni, a multilayer ceramic capacitor.
상기 세라믹 적층체의 상기 내부 전극과 전기적으로 연결되는 외부 전극을 더 포함하여 생성된, 적층 세라믹 커패시터.13. The method according to any one of claims 10 to 12,
And an external electrode electrically connected to the internal electrode of the ceramic laminated body.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102161640B1 (en) * | 2020-03-31 | 2020-10-05 | 주식회사 쿨쓰테크놀로지 | Manufacturing method of high heat radiation metal PCB |
| KR20230120408A (en) * | 2022-02-09 | 2023-08-17 | 주식회사 디아이티 | Ceramic substrate for virus collection and tongs-type virus collection kit comprising a ceramic substrate for virus collection |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3751146B2 (en) * | 1998-03-11 | 2006-03-01 | 松下電器産業株式会社 | Method for producing composition comprising BaTiO3 as main component and method for producing multilayer ceramic capacitor |
| KR20140106315A (en) * | 2013-02-26 | 2014-09-03 | 삼성전기주식회사 | Method for fabricating multilayer ceramic capacitor |
-
2017
- 2017-07-31 KR KR1020170096824A patent/KR102027544B1/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3751146B2 (en) * | 1998-03-11 | 2006-03-01 | 松下電器産業株式会社 | Method for producing composition comprising BaTiO3 as main component and method for producing multilayer ceramic capacitor |
| KR20140106315A (en) * | 2013-02-26 | 2014-09-03 | 삼성전기주식회사 | Method for fabricating multilayer ceramic capacitor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102161640B1 (en) * | 2020-03-31 | 2020-10-05 | 주식회사 쿨쓰테크놀로지 | Manufacturing method of high heat radiation metal PCB |
| KR20230120408A (en) * | 2022-02-09 | 2023-08-17 | 주식회사 디아이티 | Ceramic substrate for virus collection and tongs-type virus collection kit comprising a ceramic substrate for virus collection |
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