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KR20180047411A - 저항 소자 및 저항 소자 어셈블리 - Google Patents

저항 소자 및 저항 소자 어셈블리 Download PDF

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KR20180047411A
KR20180047411A KR1020160143439A KR20160143439A KR20180047411A KR 20180047411 A KR20180047411 A KR 20180047411A KR 1020160143439 A KR1020160143439 A KR 1020160143439A KR 20160143439 A KR20160143439 A KR 20160143439A KR 20180047411 A KR20180047411 A KR 20180047411A
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terminal
layer
resistive layer
disposed
resistance
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KR1020160143439A
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박광현
윤장석
백경선
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삼성전기주식회사
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Publication date
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Abstract

본 발명의 일 예에 따른 저항 소자는 서로 대향하는 제1 및 제2 면을 가지는 베이스 기재; 상기 베이스 기재의 제1 면에 배치된 제1 저항층; 상기 베이스 기재의 양 단부에 배치된 제1 단자 및 제2 단자; 및 상기 제1 저항층 상에 배치되고, 상기 제1 단자 및 상기 제2 단자와 연결되며, 구리-망간-주석(Cu-Mn-Sn)계 조성물을 포함하는 제2 저항층을 포함한다.

Description

저항 소자 및 저항 소자 어셈블리{RESISTOR ELEMENT AND RESISTOR ELEMENT ASSEMBLY}
본 발명은 저항 소자 및 저항 소자 어셈블리에 관한 것이다.
전자기기의 소형화 및 경량화에 대한 요구에 따라 회로 기판의 배선 밀도를 높이기 위하여 칩(chip) 형태의 저항 소자가 사용되고 있다. 또한, 전자기기의 요구전력이 높아짐에 따라 전자기기에 과전류 검지(檢知) 및 배터리 잔량 검지 회로가 도입되면서 낮은 저항값을 가지면서 높은 정밀도를 가지는 저항 소자가 요구된다.
높은 정밀도를 가지는 저항 소자를 제조하기 위해 메탈(metal) 공법을 이용할 수 있으나, 메탈 공법은 공정이 복잡하고 정밀한 패턴 설계가 뒷받침되어야 한다는 한계를 가진다.
저항 소자를 제조하기 위한 다른 방법으로 후막 공법이 있다. 후막 공법은 상대적으로 공정이 단순하나 낮은 저항값을 가지는 저항 소자의 경우 저항값의 정밀도가 낮아지는 경향을 가진다. 이는 저항층을 이루는 저항재료의 비저항 및 저항온도계수(Temperature Coefficient of Resistivity)이 높고, 트리밍 공정시 발생하는 열기전력(thermo electromotive force)이 저항값의 오차를 유발하는 데서 연유한다.
일본 공개특허공보 특개2004-119692호
본 발명의 일 예는, 트리밍 공정 진행시 열기전력의 발생이 억제되는 저항 소자를 제공할 수 있다.
또한, 저항온도계수 및 비저항값이 낮은 저항 재료를 포함하여 정밀하면서 낮은 저항값을 가지는 저항 소자를 제공할 수 있다.
본 발명의 일 예의 저항 소자는 서로 대향하는 제1 및 제2 면을 가지는 베이스 기재; 상기 베이스 기재의 제1 면에 배치된 제1 저항층; 상기 베이스 기재의 양 단부에 배치된 제1 단자 및 제2 단자; 및 상기 제1 저항층 상에 배치되고, 상기 제1 단자 및 상기 제2 단자와 전기적으로 연결되며, 구리-망간-주석(Cu-Mn-Sn)계 조성물을 포함하는 제2 저항을 포함한다.
또한, 본 발명의 일 예의 저항 소자 어셈블리는 복수의 전극패드를 갖는 회로기판; 및 상기 회로기판에 배치되어 상기 복수의 전극패드에 전기적으로 연결된 저항 소자를 포함하고, 상기 저항 소자는, 서로 대향하는 제1 및 제2 면을 가지는 베이스 기재, 상기 베이스 기재의 제1 면에 배치된 제1 저항층, 상기 베이스 기재의 양 단부에 배치된 제1 단자 및 제2 단자, 및 상기 제1 저항층 상에 배치되는 제2 저항층을 포함하고, 상기 제2 저항층은 상기 제1 단자 및 상기 제2 단자와 전기적으로 연결되고 구리-망간-주석(Cu-Mn-Sn)계 조성물을 포함한다.
본 발명의 일 예에 따른 저항 소자 및 저항 소자 어셈블리는 제작 공법이 단순하고 트리밍 공정 진행시 열기전력의 발생이 억제되므로 제작 비용이 절감되고 불량률이 감소할 수 있다.
또한, 저항온도계수 및 비저항값이 낮은 저항 재료를 포함하므로 온도에 영향이 적으면서 낮은 저항값이 구현될 수 있는 효과를 가진다.
도 1은 본 발명의 일 예의 저항 소자를 나타내는 사시도이다.
도 2는 도 1과 다른 일 예의 저항 소자를 나타내는 사시도이다.
도 3은 도 2의 Ⅰ-Ⅰ'을 따라 절개하여 본 단면도이다.
도 4는 다른 일 예에 따른 저항 소자를 나타내는 단면도이다.
도 5는 다른 일 예에 따른 저항 소자를 나타내는 단면도이다.
도 6은 다른 일 예에 따른 저항 소자를 나타내는 단면도이다.
도 7은 본 발명의 일 예에 따른 저항 소자 어셈블리를 나타내는 사시도이다.
도 8은 도 7의 Ⅱ-Ⅱ'을 따라 절개하여 본 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 형태들을 설명한다.
본 실시형태들은 다른 형태로 변형되거나 여러 실시형태의 특징이 서로 조합될 수 있다. 일 실시형태에서 설명된 사항이 다른 실시형태에서 설명되어 있지 않더라도, 다른 실시형태에서 반대되거나 모순되는 설명이 없는 한, 다른 실시형태의 설명으로 결합될 수 있다.
첨부된 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일하거나 유사한 요소로 이해될 수 있다. 또한 본 명세서에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 첨부된 도면의 방향을 기준으로 표현되고 있으며, 실제로, 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
도 1은 본 발명의 일 예의 저항 소자를 나타내는 사시도이고, 도 1에 도시한 저항 소자(100)는 저항 소자가 실장되는 면과 대향하는 면에 저항층을 형성한 예이고, 도 2에 도시한 저항 소자(100')는 저항 소자가 실장되는 면에 저항층을 형성한 예이다. 도 2의 저항 소자(100')는 저항층이 회로기판의 배선과 더 근접하여 정확한 저항값을 제공할 수 있다.
도 1 및 2를 참조하면, 저항 소자(100, 100')는 베이스 기재(110), 제1 저항층(120), 제2 저항층(140), 제1 단자(131), 및 제2 단자(132)를 포함한다.
상기 베이스 기재(110)는 제1 저항층(120)을 지지하고 저항 소자(100)의 강도를 확보할 수 있다. 이에 제한되는 것은 아니나, 상기 베이스 기재(110)는 소정의 두께를 가지며, 서로 대향하는 제1 면 및 제2 면을 가지고 각 면의 형상이 직사각형인 얇은 판형으로 구성될 수 있다.
또한, 베이스 기재(110)는 열전전도가 우수한 재질로 형성될 수 있고, 저항 소자의 사용시 저항층(120)에서 생성된 열을 외부로 효과적으로 방출시킬 수 있다.
예를 들어, 상기 베이스 기재(110)는 알루미나(Al2O3)와 같은 세라믹 또는 폴리머 기재일 수 있다. 특정 예에서, 상기 베이스 기재(110)는 얇은 판형의 알루미늄의 표면을 아노다이징(anodizing) 처리하여 얻어진 알루미나 기판일 수 있다.
도 1 및 도 2에 도시된 바와 같이, 상기 제1 단자(131) 및 상기 제2 단자(132)는 상기 베이스 기재(110)의 양 단부에 배치될 수 있다. 제2 단자(132)는, 제1 단자(131)와 같이, 제2 내부전극(132a) 및 제2 외부전극(132b)을 포함할 수 있다. 제1 단자(131) 및 제2 단자(132)는 도 3을 참조하여 보다 구체적으로 설명하기로 한다.
제1 저항층(120)은 상기 베이스 기재(110)의 일면에 배치된다. 또한, 상기 제2 저항층(140)은 상기 제1 저항층 상에 배치될 수 있다. 상기 제1 저항층(120) 및 상기 제2 저항층(140)은 서로 이격된 제1 단자(131) 및 제2 단자(132) 사이에 배치되고, 제1 단자(131) 및 제2 단자(132)와 연결되어 저항 요소로 사용될 수 있다. 여기서, 상기 제1 저항층(120)은 제2 저항층(140)을 통해 제1 단자(131) 및 제2 단자(132)와 연결될 수 있다. 이를 위해, 제2 저항층(140)은 제1 저항층(120)과 제1 단자(131)의 사이 및 제1 저항층(120)과 상기 제2 단자(132)의 사이에 배치될 수 있다.
예를 들어, 제1 저항층(120)은 다양한 금속 또는 합금이나, 산화물과 같은 조성물이 사용될 수 있다. 예를 들어, Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 중 적어도 하나를 포함할 수 있다. 또한, 제1 저항층(120)은 글래스(glass)를 더 포함하고 페이스트의 형태로 인쇄 후 소성 공정을 통해 상기 베이스 기재에 접합될 수 있다.
또한, 제2 저항층(140)은 구리-망간-주석(Cu-Mn-Sn)계 조성물을 포함할 수 있다. 제라닌(Zeranin)으로 불리우는 구리-망간-주석(Cu-Mn-Sn)계 조성물은 특성상 산화가 매우 쉽게 일어나 고온의 환원 분위기에서 소결하는 소성공정으로 베이스 기재에 접합하기 어려운 단점을 가질 수 있다.
본 발명의 저항 소자는 먼저 제1 저항층(120)이 베이스 기재(110)에 접합되고 제1 저항층(120)상에서 제2 저항층(140)이 접합되므로, 상기 제1 저항층(120)은 베이스 기재(110)와 제2 저항층(140)을 서로 접착하는 역할을 할 수 있다.
제1 저항층(120) 및 제2 저항층(140)은 트리밍(trimming) 공정에 의해 저항값이 결정될 수 있다. 트리밍 공정이란 저항층을 형성한 후에 회로 설계에 필요한 저항값을 얻기 위해 미세 커팅(cutting) 등을 통해 저항층을 부분적으로 제거하는 공정을 일컫는다.
구체적으로, 트리밍 공정에서 저항 소자의 저항값을 측정하면서 홈(groove)을 형성하고, 측정된 저항값이 목표로 하는 저항값에 도달한 경우 홈의 형성을 중단시킴으로써, 저항 소자의 저항값이 조절된다.
한편, 상기 트리밍 공정에서 홈을 형성하는 경우 열이 발산될 수 있다. 상기 트리밍 공정에 의해 발산되는 열은 저항층과 저항 소자의 단자간에 열기전력(Thermo-Electromotive Force)을 발생하고 측정되는 저항값의 왜곡을 유발한다. 즉, 저항층에 발생한 열과 단자간의 온도가 차이를 가지면서 저항층과 단자간에는 기전력이 발생할 수 있고, 상기 온도 차에 따른 기전력은 열기전력으로 표현될 수 있다. 이러한 열기전력에 의한 저항값의 왜곡은 저항 소자의 양산시 불량률을 높이는 요인이다.
도 1에 도시된 바와 같이, 제1 저항층(120) 및 제2 저항층(140)은 트리밍(trimming) 공정에 의해 형성된 홈(121)을 포함할 수 있다. 도 2에서는 트리밍 공정에 의해 형성된 홈을 도시하지 않았으나, 동일한 형태의 홈이 제1 저항층(120) 및 제2 저항층(140)에 형성될 수 있다.
제2 저항층(140)은 구리-망간-주석(Cu-Mn-Sn)계 조성물을 포함하므로 트리밍 공정시 열기전력을 억제할 수 있고, 트리밍 공정을 통해 보다 정밀한 저항값을 획득할 수 있도록 한다. 구체적으로, 구리-니켈(Cu-Ni)계 조성물은 -40uV/K의 열기전력을 가지나, 구리-망간-주석(Cu-Mn-Sn)계 조성물은 -1uV/K의 열기전력을 가지는 것으로 알려져 있다.
또한, 구리-망간-주석(Cu-Mn-Sn)계 조성물은 상대적으로 낮은 저항온도계수(Temperature Coefficient of Resistivity: TCR)를 갖는다. 예를 들어, 구리-망간-주석(Cu-Mn-Sn)계 조성물의 저항온도계수(TCR)의 절대값은 100ppm/℃ 이하가 될 수 있다. 이러한 낮은 저항온도계수(TCR)는 저항 소자가 온도에 대하여 강건성을 가지도록 한다.
더하여, 구리-망간-주석(Cu-Mn-Sn)계 조성물로 구성된 저항층은 낮은 열기전력을 발생하고 낮은 저항온도계수(TCR)을 가지므로 트리밍 공정시 홈 형성 위치 변동에 강건한 저항값을 가질 수 있다.
또한, 구리-망간-주석(Cu-Mn-Sn)계 조성물은 구리-니켈(Cu-Ni)계 조성물보다 낮은 비저항값(예를 들어, 29μΩ?cm)을 가지므로 미세한 저항값을 가지는 저항 소자를 제조하는데 유리하다.
한편, 제2 저항층(140)의 표면에는 보호층(150)이 배치될 수 있다. 상기 보호층(150)은 상기 제1 단자(131) 및 상기 제2 단자(132) 사이에 배치될 수 있고, 제1 저항층(120) 및 제2 저항층(140)이 외부로 노출되지 않도록 하고, 제1 저항층(120) 및 제2 저항층(140)을 외부 충격으로부터 보호한다. 예를 들어, 상기 보호층(150)은 실리콘(SiO2)이나 글래스(glass) 또는 폴리머(polymer) 재료를 포함할 수 있다.
특정 예에서, 상기 보호층(150)은 글래스인 제1 보호층(151)과 폴리머인 제2 보호층(152)으로 구성될 수 있다. 필요에 따라, 제1 보호층(151)은 트리밍 공정 전에 형성되어 트리밍(trimming) 공정시 제1 저항층(120) 및 제2 저항층(140)에 크랙(clack)이 발생하는 것을 방지할 수 있고, 제2 보호층(152)은 트리밍(trimming) 공정 후에 형성되어 제1 저항층(120) 및 제2 저항층(140)을 보호할 수 있다.
도 2를 참조하면, 상기 보호층(150)이 제2 저항층(140) 상에 배치되더라도 제1 및 제2 단자(131, 132)가 보호층(150)보다 돌출된 형상을 가짐으로써, 기판 실장 시 제1 내지 제2 단자(131, 132)와 회로기판에 배치된 전극패드와의 접촉을 용이하게 할 수 있다.
이하, 본 발명의 저항 소자의 다양한 예를 저항 소자의 단면도를 통해 살펴본다.
도 3은 도 2의 Ⅰ-Ⅰ'을 따라 절개하여 본 단면도이다.
도 2를 참조하면, 일 예에 따른 저항 소자는 베이스 기재(110), 제1 저항층(120), 제2 저항층(140), 제1 단자(131), 및 제2 단자(132), 및 보호층(150)을 포함한다.
베이스 기재(110)는 서로 대향하는 제1 및 제2 면을 가지고, 상기 베이스 기재의 1 면에 제1 저항층(120)이 배치되고, 상기 제1 저항층(120) 및 제2 저항층(140)은 상기 제1 단자(131) 및 상기 제2 단자(132)와 접촉하여 연결된다.
여기서, 제1 저항층(120)은 구리(Cu)계 조성물 또는 구리-니켈(Cu-Ni)계 조성물을 포함할 수 있고, 제2 저항층(140)은 구리-망간-주석(Cu-Mn-Sn)계 조성물을 포함할 수 있다.
제1 단자(131) 및 제2 단자(132) 각각은 베이스 기재(110)의 양단부를 감싸듯이 형성될 수 있다. 또한, 상기 제1 단자(131) 및 제2 단자(132) 각각은 서로 접합된 상기 제1 저항층(120) 및 상기 제2 저항층(140)의 양 단부와 연결된다.
이와 같이, 제1 단자(131) 및 제2 단자(132)는 제1 저항층(120) 및 제2 저항층(140)이 형성하는 병렬 구조의 경로를 통해 전기적으로 연결된다.
이종재료를 이용한 병렬 구조는 트리밍 공정시 제1 저항층(120)에 형성되는 열기전력을 제2 저항층(140)으로 분산시킬 수 있다.
또한, 제2 저항층(140)은 낮은 비저항 및 낮은 저항온도계수(TCR)를 가지므로, 저항 소자는 제1 저항층(120)만을 포함하는 경우보다 온도에 대하여 강건성을 가지고 보다 정밀한 저항값을 가질 수 있다.
이하, 상기 제1 단자(131) 및 제2 단자(132)의 예를 구체적으로 살핀다.
예를 들어, 상기 제1 단자(131)는 제1 내부전극(131a) 및 제1 외부전극(131b)을 포함한다. 마찬가지로, 제2 단자(132)는 제2 내부전극(132a) 및 제2 외부전극(132b)을 포함한다.
상기 제1 내부전극(131a) 및 상기 제2 내부전극(132a)은 베이스 기재(110)의 양 단부에 배치된다.
또한, 제1 외부전극(131b) 및 제2 외부전극(132b)은 상기 제1 내부전극(131a) 및 상기 제2 내부전극(132a) 상에 각각 배치될 수 있다. 즉, 제1 외부전극(131b)은 상기 제1 내부전극(131a) 표면의 적어도 일부 영역을 덮고, 상기 제2 외부전극(132b)은 상기 제2 내부전극(132a) 표면의 적어도 일부 영역을 덮는다.
예를 들어, 상기 제1 내부전극(131a)은 제1 시드전극(131a1) 및 제1 이면전극(131a2)을 포함한다. 마찬가지로, 상기 제2 내부전극(132a)은 제2 시드전극(132a1) 및 제2 이면전극(132a2)을 포함한다.
상기 제1 시드전극(131a1) 및 제2 시드전극(132a1)은 베이스 기재(110)의 제1 면에 배치되고, 제1 이면전극(131a2) 및 제2 이면전극(132a2)은 베이스 기재(110)의 제1 면과 마주보는 제2 면에 배치된다. 이 때, 상기 제1 시드전극(131a1)은 상기 제1 이면전극(131a2)과 대향하고, 상기 제2 시드전극(132a1)은 상기 제2 이면전극(132a2)과 대향할 수 있다.
도 3에는 도시하지 않았으나, 상기 제1 내부전극(131a)은 제1 측면전극을 더 포함할 수 있고, 제2 내부전극(132a)은 제2 측면전극을 더 포함할 수 있다.
상기 제1 및 제2 측면전극은 베이스 기재(110), 제1 저항층(120), 제2 저항층(140), 제1 및 제2 시드전극(131a1, 132a1), 및 제1 및 제2 이면전극(131a2, 132a2)이 적층하여 형성된 적층체의 양 단면에 배치될 수 있다.
즉, 상기 제1 측면전극은 제1 시드전극(131a1) 및 제1 이면전극(131a2)과 연결되도록 배치되고, 제2 측면전극은 제2 시드전극(132a1)과 제2 이면전극(132a2)과 연결되도록 배치될 수 있다. 상기 제1 내부전극(131a)이 제1 측면전극(131a3)을 포함하고, 제2 내부전극(132a)이 제2 측면전극(132a3)을 포함하는 경우 상기 제1 및 제2 측면전극 상에도 각각 제1 및 제2 외부전극(131b, 132b)이 형성될 수 있다.
또한, 상기 제1 내부전극(131a)은 제1 보강층(131a3)을 더 포함할 수 있고, 제2 내부전극(132a)은 제2 보강층(132a3)을 더 포함할 수 있다.
제1 보강층(131a3)은 제1 시드전극(131a1) 상에 배치되어 제1 단자(131)의 두께를 보강할 수 있고, 제2 보강층(132a3)은 제2 시드전극(132a1) 상에 배치되어 제2 단자(132)의 두께를 보강할 수 있다.
이에 따라, 제1 단자(131) 및 제2 단자(132)의 두께가 확보되므로, 회로기판에 배치된 전극패드와의 접촉이 보다 용이하다. 또한, 제1 단자(131) 및 제2 단자(132)의 표면적이 넓어질 수 있으므로, 실장 공정시에 솔더와의 접합 면적이 확보되어 고착강도가 향상될 수 있다.
또한, 제1 내부전극(131a) 및 제2 내부전극(132a)은 도전성 페이스트를 이용한 인쇄 공정(인쇄 후 소성) 또는 증착 공정을 이용하여 형성될 수 있다. 제1 내부전극(131a) 및 제2 내부전극(132a)은 제1 외부전극(131b) 및 제2 외부전극(132b)을 위한 도금공정에 시드(seed)로서 작용할 수 있다. 예를 들어, 상기 내부전극들은 은(Ag), 구리(Cu), 니켈(Ni), 백금(Pt) 중 적어도 하나를 포함할 수 있다.
또한, 제1 외부전극(131b) 및 제2 외부전극(132b)은 상기 제1 내부전극(131a) 및 제2 내부전극(132a) 상에 도금공정에 의해 형성될 수 있다. 한편, 제1 외부전극(131b) 및 제2 외부전극(132b)은 보호층(150)을 형성한 뒤에 형성될 수 있다.
상기 제1 외부전극(131b) 및 상기 제2 외부전극(132b)은 니켈(Ni), 주석(Sn), 구리(Cu), 크롬(Cr) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 외부전극(131b) 및 제2 외부전극(132b)은 니켈(Ni) 도금층과 주석(Sn) 도금층의 이중층을 포함할 수 있고, 구리(Cu) 도금층을 더 가질 수 있다. 니켈(Ni) 도금층은 소자 실장시에 내부 전극의 성분(예, Ag)이 솔더 성분에 침출(leaching)되는 것을 방지할 수 있으며, 주석(Sn) 도금층은 소자 실장시에 솔더 성분과 접합이 용이하도록 제공될 수 있다. 구리(Cu) 도금층은 상기 내부전극의 전도성을 개선할 수 있다.
도 4는 다른 일 예에 따른 저항 소자를 나타내는 단면도이다.
도 3에 도시한 저항 소자와 비교하여, 도 4에 도시한 저항 소자의 제1 저항층(120')은 베이스 기재(110)의 양 단부까지 확장된 형태로 배치될 수 있다. 이에 따라, 제1 저항층(120')상에 제1 및 제2 시드전극(131a1, 132a1)이 배치될 수 있다. 이외의 구성은 도 3에 도시한 저항 소자와 동일하게 적용될 수 있으므로, 중복되는 설명은 생략한다.
도 5는 다른 일 예에 따른 저항 소자를 나타내는 단면도이다.
도 4에 도시한 저항 소자와 비교하여, 도 5에 도시한 저항 소자의 제2 저항층(140')은, 제1 저항층(120')과 유사하게, 베이스 기재(110)의 양 단부까지 확장된 형태로 배치될 수 있다. 이에 따라, 제2 저항층(140')상에 제1 및 제2 시드전극(131a1, 132a1)이 배치될 수 있다. 즉, 제2 저항층(140')은 상기 제1 저항층(120')과 상기 제1 단자(131)의 제1 시드전극(131a1)의 사이 및 상기 제1 저항층(120')과 상기 제2 단자(132)의 제2 시드전극(132a1)의 사이에 배치된다.
이에 따라, 제2 저항층(140')이 제1 단자(131) 및 제2 단자(132)와 접하는 면적이 제1 저항층(120')이 제1 단자(131) 및 제2 단자(132)와 접하는 면적보다 매우 커질 수 있다.
이외의 구성은 도 3에 도시한 저항 소자와 동일하게 적용될 수 있으므로, 중복되는 설명은 생략한다.
도 6은 다른 일 예에 따른 저항 소자를 나타내는 단면도이다
도 3에 도시한 저항 소자와 비교하여, 도 6에 도시한 저항 소자의 제2 저항층(140")은 제1 저항체(141) 및 제2 저항체(142)를 포함한다.
도 6을 참조하면, 상기 두 개의 저항체(141, 142)는 제1 저항층(120)과 상기 제1 단자(131)의 사이 및 상기 제1 저항층(120)과 상기 제2 단자(132)의 사이에 분리되어 배치된다. 이를 위해, 제1 단자(131)는 제1 저항층(120)과 일정한 간극을 가지도록 배치될 수 있고, 마찬가지로, 제2 단자(132)는 제1 저항층(120)과 일정한 간극을 가지도록 배치될 수 있다. 또한, 상기 간극에 제1 저항체(141) 및 제2 저항체(142)가 각각 채워져 제2 저항층(140")이 형성될 수 있다.
즉, 제1 저항체(141)는 제1 단자(131)와 제1 저항층(120)을 연결하는 브리지(bridge) 구조를 형성하고, 제2 저항체(142)는 제2 단자(132)와 제1 저항층(120)을 연결하는 브리지(bridge) 구조를 형성한다.
예를 들어, 제1 저항층(120)이 구리-니켈(Cu-Ni)계 조성물로 이루어지고 제1 단자(131)가 구리(Cu)를 포함하는 경우, 제1 저항체(141)는 구리-망간-주석(Cu-Mn-Sn)계 조성물을 포함하여 제1 저항층(120)과 제1 단자(131)간에 발생할 수 있는 열기전력을 차단할 수 있다.
이외의 구성은 도 3에 도시한 저항 소자와 동일하게 적용될 수 있으므로, 중복되는 설명은 생략한다.
도 7은 본 발명의 일 예에 따른 저항 소자 어셈블리를 나타내는 사시도이고, 도 8은 도 7의 Ⅱ-Ⅱ'을 따라 절개하여 본 단면도이다.
도7 및 도8을 참조하면, 저항 소자 어셈블리(10)는, 도 2에 도시된 저항 소자(100')가 실장된 회로기판(11)을 포함한다. 그러나, 이에 한정되는 것은 아니고 도 1에 도시한 저항 소자(100)가 적용될 수 있다.
상기 회로기판(11)은 저항 소자의 실장 영역에 제1 및 제 2 전극패드(12, 13)를 포함한다. 상기 제1 및 제 2 전극패드(12, 13)는 상기 회로기판(11)에 구현된 회로 패턴에 연결되며 소자 실장을 위해 제공되는 랜드 패턴들을 말한다.
상기 저항 소자는 베이스 기재(110)와, 상기 베이스 기재(110)의 제1 면에 배치된 제1 저항층(120)과, 상기 베이스 기재(110)의 양 단부에 배치되는 제1 단자(131) 및 제2 단자(132)와, 상기 제1 저항층(120)상에 배치되는 제2 저항층(140)을 포함한다. 제2 저항층(140)은 상기 제1 단자(131) 및 상기 제2 단자(132)와 연결되고 구리-망간-주석(Cu-Mn-Sn)계 조성물을 포함한다. 또한, 저항 소자는 보호층(150)을 더 포함할 수 있다.
앞서 설명한 바와 같이, 제2 저항층(140)은 낮은 비저항 및 낮은 저항온도계수(TCR)를 가지므로, 저항 소자는 제1 저항층(120)만을 포함하는 경우보다 온도에 대하여 강건성을 가지고 보다 정밀한 저항값을 가질 수 있다.
상기 저항 소자(100')는 도 2 내지 도 6을 참조하여 설명한 저항 소자로부터 이해될 수 있으므로, 중복되는 설명은 생략한다.
회로기판(11)은 전자회로가 형성되는 부분으로, 전자기기의 특정 작동 내지 제어를 위한 집적회로(IC) 등이 형성되어 별도의 전원으로부터 공급되는 전류가 흐를 수 있다.
이 경우, 회로기판(11)은 다양한 배선 라인을 포함하거나 또는 트랜지스터 등과 같은 다른 종류의 반도체 소자들을 더 포함할 수 있다. 또한, 회로기판(11)은 도전층을 포함하거나, 유전층을 포함하는 등 필요에 따라 다양하게 구성될 수 있다.
제1 및 제2 전극패드(12, 13)는 회로기판(11) 상에 서로 이격되게 배치되는 것으로, 솔더(15)에 의해 저항 소자(100')의 제1 및 제2 단자(131, 132)와 각각 연결될 수 있다.
도 7 및 도 8에서는 제1 전극패드(12)가 제1 단자(131)와 연결되고 제2 전극패드(13)가 제2 단자(132)와 연결되는 것으로 도시하였으나, 설계에 따라 제1 전극패드(12)가 제2 단자(132)와 연결되고 제2 전극패드(13)가 제1 단자(131)와 연결될 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 100': 저항 소자
110: 베이스 기재
120, 120': 제1 저항층
140, 140', 140": 제2 저항층
131, 132: 제1 및 제2 단자
150: 보호층
160: 홈
10: 저항 소자 실장 기판
11: 회로기판
12, 13: 제1 및 제2 전극패드
15: 솔더

Claims (15)

  1. 서로 대향하는 제1 및 제2 면을 가지는 베이스 기재;
    상기 베이스 기재의 제1 면에 배치된 제1 저항층;
    상기 베이스 기재의 양 단부에 배치된 제1 단자 및 제2 단자; 및
    상기 제1 저항층 상에 배치되고, 상기 제1 단자 및 상기 제2 단자와 연결되며, 구리-망간-주석(Cu-Mn-Sn)계 조성물을 포함하는 제2 저항층을 포함하는,
    저항 소자.
  2. 제1항에 있어서,
    상기 제1 저항층은 구리-니켈(Cu-Ni)계 조성물을 포함하는 저항 소자.
  3. 제1항에 있어서,
    상기 제1 단자 및 상기 제2 단자는 서로 접합된 상기 제1 저항층 및 상기 제2 저항층의 양 단부와 각각 연결되는 저항 소자.
  4. 제1항에 있어서,
    상기 제2 저항층은 상기 제1 저항층과 상기 제1 단자의 사이 및 상기 제1 저항층과 상기 제2 단자의 사이에 배치되는 저항 소자.
  5. 제4항에 있어서,
    상기 제2 저항층은 상기 제1 저항층과 상기 제1 단자의 사이 및 상기 제1 저항층과 상기 제2 단자의 사이에 분리되어 배치되는 두 개의 저항체로 이루어지는 저항 소자.
  6. 제1항에 있어서,
    상기 제1 및 제2 저항층은 트리밍 공정에 의해 제거된 홈(groove)을 포함하는 저항 소자.
  7. 제1항에 있어서,
    상기 저항층 상에 배치되고 유리(glass) 재료을 포함하는 제1 보호층; 및
    상기 제1 보호층 상에 배치되고 폴리머(polymer) 재료을 포함하는 제2 보호층을 더 포함하는 저항 소자.
  8. 제1항에 있어서,
    상기 제1 및 제2 단자 각각은 상기 베이스 기재의 상에 배치된 제1 및 제2 내부전극, 상기 제1 및 제2 내부전극 상에 배치된 제1 및 제2 외부전극을 포함하는 저항 소자.
  9. 제1항에 있어서,
    상기 제2 저항층의 저항온도계수(Temperature Coefficient of Resistivity: TCR)의 절대값은 100ppm/℃ 이하인 저항 소자.
  10. 제1항에 있어서,
    상기 제1 저항층은 글래스(glass)를 더 포함하고 페이스트의 형태로 인쇄 후 소성 공정을 통해 상기 베이스 기재에 접합하는 저항 소자.
  11. 복수의 전극패드를 갖는 회로기판; 및
    상기 회로기판에 배치되어 상기 복수의 전극패드에 연결된 저항 소자를 포함하고, 상기 저항 소자는,
    서로 대향하는 제1 및 제2 면을 가지는 베이스 기재, 상기 베이스 기재의 제1 면에 배치된 제1 저항층, 상기 베이스 기재의 양 단부에 배치된 제1 단자 및 제2 단자, 및 상기 제1 저항층 상에 배치되는 제2 저항층을 포함하고,
    상기 제2 저항층은 상기 제1 단자 및 상기 제2 단자와 연결되고 구리-망간-주석(Cu-Mn-Sn)계 조성물을 포함하는,
    저항 소자 어셈블리.
  12. 제11항에 있어서,
    상기 제1 저항층은 구리-니켈(Cu-Ni)계 조성물을 포함하는 저항 소자 어셈블리.
  13. 제11항에 있어서,
    상기 제1 단자 및 상기 제2 단자는 서로 접합된 상기 제1 저항층 및 상기 제2 저항층의 양 단부와 각각 연결되는 저항 소자 어셈블리.
  14. 제11항에 있어서,
    상기 제2 저항층은 상기 제1 저항층과 상기 제1 단자 사이 및 상기 제1 저항층과 상기 제2 단자 사이에 배치되는 저항 소자 어셈블리.
  15. 제14항에 있어서,
    상기 제2 저항층은 상기 제1 저항층과 상기 제1 단자의 사이 및 상기 제1 저항층과 상기 제2 단자의 사이에 분리되어 배치되는 두 개의 저항체로 이루어지는 저항 소자 어셈블리.
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Patent event code: PX06011S01I

Patent event date: 20221025

Comment text: Amendment to Specification, etc.

Patent event code: PX06012R01I

Patent event date: 20221011

Comment text: Notification of reason for refusal

Patent event code: PX06013S01I

Patent event date: 20220813

X601 Decision of rejection after re-examination