KR20180000641U - Micro-diplexer with enhanced isolation and loss - Google Patents
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Abstract
강화된 격리 및 손실을 가지는 마이크로 다이플렉서는 복수의 기판을 서로 적층함으로써 형성된 다층 기판의 형태를 취하며, 신호 입력 단자, 저주파 출력 단자, 고주파 출력 단자, 격리 인덕터, 저주파 필터링 유닛, 격리 커패시터, 및 고주파 필터링 유닛을 포함한다. 격리 인덕터의 한 단부는 신호 입력 단자에 접속된다. 저주파 필터링 유닛은 격리 인덕터의 다른 단부와 저주파 출력 단자 사이에 접속된다. 격리 커패시터의 한 단부는 신호 입력 단자에 접속된다. 고주파 필터링 유닛은 격리 인덕터의 다른 단부와 고주파 출력 단자 사이에 직렬로 접속된다. 격리 인덕터 및 격리 커패시터가 주어지면, 마이크로 다이플렉서는 상이한 주파수 대역의 신호를 저손실로 출력할 때 높은 수준의 격리를 제공한다.A microdiplexer with enhanced isolation and loss takes the form of a multi-layer substrate formed by stacking a plurality of substrates together and has a signal input terminal, a low frequency output terminal, a high frequency output terminal, an isolation inductor, a low frequency filtering unit, And a high-frequency filtering unit. One end of the isolation inductor is connected to the signal input terminal. The low-frequency filtering unit is connected between the other end of the isolation inductor and the low-frequency output terminal. One end of the isolating capacitor is connected to the signal input terminal. The high-frequency filtering unit is connected in series between the other end of the isolation inductor and the high-frequency output terminal. Given isolation inductors and isolated capacitors, the microdiplexer provides a high level of isolation when outputting signals in different frequency bands with low loss.
Description
본 고안은 다이플렉서에 관한 것이며, 특히 강화된 격리, 삽입 손실 및 반사 손실을 가지는 마이크로 다이플렉서에 관한 것이다.The present invention relates to a diplexer, and more particularly to a microdiplexer having enhanced isolation, insertion loss and return loss.
다이플렉서는 통상적으로 듀플렉스 통신을 위한 3개의 신호 단자 및 필터를 가지며 무선 주파(Radio Frequency, RF) 회로를 위한 중요 소자에 속한다. 기본적으로, 다이플렉서는 주파수 대역이 상이한 혼합 신호를 분리하고 그 분리된 신호를 상이한 신호 단자에 각각 전송한 다음 신호 단자로부터 입력된 신호들을 결합하여 안테나에 전송하는 데 사용된다. 종래의 다이플렉서는 로우 패스 필터 또는 밴드 패스 필터 및 하이 패스 필터 또는 밴드 패스 필터를 사용하여 주파수 분리의 방식을 획득한다. 그렇지만, 2개의 신호 단자를 통해 전송되고 RF 시스템의 출력 전력이 감소된 신호 간의 간섭이 없도록 하기 위해서는, 다이플렉서는 격리가 우수하고 삽입 손실이 낮아야 한다.Diplexers typically have three signal terminals and filters for duplex communication and belong to a critical element for radio frequency (RF) circuits. Basically, a diplexer is used to separate mixed signals having different frequency bands, to transmit the separated signals to different signal terminals, respectively, and then to combine the signals input from the signal terminals and transmit them to the antenna. A conventional diplexer acquires a frequency separation method using a low-pass filter or a band-pass filter and a high-pass filter or a band-pass filter. However, to ensure that there is no interference between signals transmitted through the two signal terminals and the output power of the RF system is reduced, the diplexer must have good isolation and low insertion loss.
본 고안의 목적은 삽입 손실이 낮은 상이한 주파수 대역 내의 신호를 출력함에 있어서 높은 수준의 격리를 제공할 수 있는, 강화된 격리 및 손실을 가진 마이크로 다이플렉서를 제공하는 것이다. 위와 같은 목적을 달성하기 위해, 강화된 격리 및 손실을 가지는 마이크로 다이플렉서는 복수의 기판을 서로 적층하여 형성된 다층 기판의 형태를 취하고, 신호 입력 단자, 저주파 출력 단자, 고주파 출력 단자, 격리 인덕터, 저주파 필터링 유닛, 격리 커패시터 및 고주파 필터링 유닛을 포함한다.The object of the present invention is to provide a microdiplexer with enhanced isolation and loss that can provide a high level of isolation in outputting signals in different frequency bands with low insertion loss. In order to achieve the above object, a microdiplexer having enhanced isolation and loss has a multilayer substrate formed by laminating a plurality of substrates to each other, and has a signal input terminal, a low frequency output terminal, a high frequency output terminal, A low-frequency filtering unit, a isolation capacitor, and a high-frequency filtering unit.
격리 인덕터는 한 단부가 신호 입력 단자에 접속되어 있다.One end of the isolation inductor is connected to the signal input terminal.
저주파 필터링 유닛은 격리 인덕터의 다른 단부와 저주파 출력 단자 사이에 직렬 접속되어 있다.The low-frequency filtering unit is connected in series between the other end of the isolation inductor and the low-frequency output terminal.
격리 커패시터는 한 단부가 신호 입력 단자에 접속되어 있다.One end of the isolated capacitor is connected to the signal input terminal.
고주파 필터링 유닛은 격리 커패시터의 다른 단부와 고주파 출력 단자 사이에 직렬 접속되어 있다. 마이크로 다이플렉서는 다층 기판의 디자인을 채택하여 구성요소 소형화의 효과를 달성한다. 신호 필터링을 위해 저주파 필터링 유닛 및 고주파 필터링 유닛 외에, 마이크로 다이플렉서는 고주파 신호와 저주파 신호를 필터링하는 격리 인덕터 및 격리 커패시터를 추가로 구비하여 저주파 대역과 고주파 대역 내의 신호 간의 격리를 강화하고 후단부에 있는 저주파 필터링 유닛과 고주파 필터링 유닛 간의 임피던스 매칭을 제공한다. 부가해서, 마이크로 다이플렉서는 모든 기판 간의 전기 접속을 위해 다층 기판의 다양한 기판을 통해 형성된 비아(via) 및 인덕터에 대한 고품질 인자, 즉 Q 인자의 보장을 이용하며, 이에 의해 구성요소의 전기적 특성을 현저하게 향상시킨다.The high-frequency filtering unit is connected in series between the other end of the isolation capacitor and the high-frequency output terminal. The microdiplexer adopts the design of a multi-layer substrate to achieve the effect of component miniaturization. In addition to the low-frequency filtering unit and the high-frequency filtering unit for signal filtering, the microdiplexer further includes an isolation inductor and a isolation capacitor for filtering the high-frequency signal and the low-frequency signal to enhance the isolation between the signals in the low- and high- To provide impedance matching between the low-frequency filtering unit and the high-frequency filtering unit. In addition, the microdiplexer utilizes a high-quality factor for the vias and inductors formed through the various substrates of the multi-layer substrate for electrical connection between all substrates, that is, the guarantee of the Q factor, ≪ / RTI >
고안의 다른 목적, 이점 및 새로운 특징은 첨부된 도면과 결합하여 설명되는 이하의 상세한 설명으로부터 더 분명하게 될 것이다.Other objects, advantages and novel features of the invention will become more apparent from the following detailed description, taken in conjunction with the accompanying drawings.
도 1은 본 고안에 따른 강화된 격리 및 손실을 가지는 마이크로 다이플렉서에 대한 회로 블록도이다.
도 2는 도 1의 마이크로 다이플렉서의 제1 로우 패스 필터에 대한 회로도이다.
도 3은 도 1의 마이크로 다이플렉서의 제2 로우 패스 필터에 대한 회로도이다.
도 4는 도 1의 마이크로 다이플렉서의 제1 밴드 패스 필터에 대한 회로도이다.
도 5는 도 1의 마이크로 다이플렉서의 제2 밴드 패스 필터에 대한 회로도이다.
도 6은 도 1의 마이크로 다이플렉서의 제3 밴드 패스 필터에 대한 회로도이다.
도 7은 도 1의 마이크로 다이플렉서의 제4 밴드 패스 필터에 대한 회로도이다.
도 8은 도 1의 마이크로 다이플렉서의 제1 실시예에 대한 회로도이다.
도 9는 도 8의 마이크로 다이플렉서의 다층 기판에 대한 개략적인 사시도이다.
도 10은 다층 기판의 기판상에 전도 패턴이 각각 형성되어 있는 도 9의 다층 기판에 대한 개략적인 분해도이다.
도 11a는 도 8의 마이크로 다이플렉서의 로우 패스 필터의 삽입 손실에 대한 특성도이다.
도 11b는 도 8의 마이크로 다이플렉서의 하이 패스 필터의 삽입 손실에 대한 특성도이다.
도 11c는 도 8의 마이크로 다이플렉서의 격리에 대한 특성도이다.
도 11d는 도 8의 마이크로 다이플렉서의 반사 손실에 대한 특성도이다.
도 12는 도 1의 마이크로 다이플렉서의 제2 실시예에 대한 회로도이다.
도 13은 도 12의 마이크로 다이플렉서의 다층 기판에 대한 개략적인 사시도이다.
도 14는 다층 기판의 기판상에 전도 패턴이 각각 형성되어 있는 도 13의 다층 기판에 대한 개략적인 분해도이다.
도 15a는 도 12의 마이크로 다이플렉서의 로우 패스 필터의 삽입 손실에 대한 특성도이다.
도 15b는 도 12의 마이크로 다이플렉서의 하이 패스 필터의 삽입 손실에 대한 특성도이다.
도 15c는 도 12의 마이크로 다이플렉서의 격리에 대한 특성도이다.
도 15d는 도 12의 마이크로 다이플렉서의 반사 손실에 대한 특성도이다.1 is a circuit block diagram for a microdiplexer with enhanced isolation and loss according to the present invention.
2 is a circuit diagram of a first low-pass filter of the microdiplexer of FIG.
3 is a circuit diagram of a second low-pass filter of the microdiplexer of FIG.
4 is a circuit diagram of the first bandpass filter of the microdiplexer of FIG.
5 is a circuit diagram of a second band-pass filter of the microdiplexer of FIG.
6 is a circuit diagram of a third bandpass filter of the microdiplexer of FIG.
7 is a circuit diagram of a fourth band pass filter of the microdiplexer of FIG.
8 is a circuit diagram of a first embodiment of the microdiplexer of FIG.
9 is a schematic perspective view of the multilayer substrate of the microdiplexer of FIG.
10 is a schematic exploded view of the multilayer substrate of FIG. 9, in which conductive patterns are formed on the substrate of the multilayer substrate, respectively.
11A is a characteristic diagram of insertion loss of the low-pass filter of the microdiplexer of FIG.
11B is a characteristic diagram of the insertion loss of the high pass filter of the microdiplexer of FIG.
Fig. 11C is a characteristic diagram for isolation of the microdiplexer of Fig. 8; Fig.
11D is a characteristic diagram for reflection loss of the microdiplexer of FIG.
12 is a circuit diagram of a second embodiment of the microdiplexer of FIG.
Fig. 13 is a schematic perspective view of the multilayer substrate of the microdiplexer of Fig. 12; Fig.
14 is a schematic exploded view of the multilayer substrate of Fig. 13 in which conductive patterns are formed on the substrate of the multilayer substrate, respectively.
FIG. 15A is a characteristic diagram for the insertion loss of the low-pass filter of the microdiplexer of FIG. 12; FIG.
15B is a characteristic diagram of the insertion loss of the high pass filter of the microdiplexer of FIG.
15C is a characteristic diagram for isolation of the microdiplexer of FIG. 12; FIG.
15D is a characteristic diagram for reflection loss of the microdiplexer of FIG.
본 고안에 따른 강화된 격리 및 손실을 가지는 마이크로 다이플렉서는 복수의 기판을 서로 적층함으로써 형성된 다층 기판의 형태를 취한다. 도 1을 참조하면, 마이크로 다이플렉서의 등가 회로가 도시되어 있고, 마이크로 다이플렉서는 신호 입력 단자 RX, 저주파 출력 단자 TX1, 고주파 출력 단자 TX2, 격리 인덕터 Lis, 저주파 필터링 유닛(10), 격리 커패시터 Cis 및 고주파 필터링 유닛(20)을 포함한다.A microdiplexer with enhanced isolation and loss according to the present invention takes the form of a multilayer substrate formed by stacking a plurality of substrates together. Referring to FIG. 1, an equivalent circuit of a microdiplexer is shown. The microdiplexer includes a signal input terminal RX, a low frequency output terminal TX1, a high frequency output terminal TX2, an isolation inductor Lis, a low
신호 입력 단자 RX는 안테나(30)에 접속된다. 격리 인덕터 Lis의 한 단부는 신호 입력 단자 RX에 접속된다. 저주파 필터링 유닛(10)은 격리 인덕터 Lis의 다른 단부와 저주파 출력 단자 TX1 사이에 직렬로 접속된다. 격리 인덕터 Lis의 한 단부는 신호 입력 단자 RX에 접속된다. 고주파 필터링 유닛(20)은 격리 인덕터 Lis의 다른 단부와 고주파 출력 단자 TX2 사이에 직렬로 접속된다.The signal input terminal RX is connected to the
저주파 필터링 유닛(10)은 제1 로우 패스 필터링 회로, 제2 로우 패스 필터링 회로, 제1 밴드 패스 필터링 회로 및 제2 밴드 패스 필터링 회로 중 하나로부터 선택될 수 있다.The low-
도 2를 참조하면, 제1 로우 패스 필터링 회로(11)는 제1 인덕터 L1, 제1 커패시터 C1 및 2개의 제1 접지 커패시터 Cg1을 포함한다. 2개의 제1 접지 커패시터 Cg1의 캐패시턴스 값은 서로 다를 수 있다. 제1 인덕터 L1은 격리 인덕터 Lis와 저주파 출력 단자 TX1 사이에 직렬로 접속된다. 제1 커패시터 C1은 제1 인덕터 L1에 병렬로 접속된다. 2개의 제1 접지 커패시터 Cg1 각각은 제1 인덕터 L1의 한 단부 및 접지에 접속된다.Referring to FIG. 2, the first low-
도 3을 참조하면, 제2 로우 패스 필터링 회로(12)는 복수의 제2 인덕터 L2, 복수의 제2 커패시터 C2 및 복수의 제2 접지 커패시터 Cg2를 포함한다. 제2 접지 커패시터 Cg2의 커패시터스 값은 서로 다를 수 있다. 제2 인덕터 L2는 격리 인덕터 Lis와 저주파 출력 단자 TX1 사이에 직렬로 접속된다. 제2 커패시터 C2는 각각의 제2 인덕터 L2에 병렬로 접속된다. 각각의 제2 접지 커패시터 Cg2는 대응하는 제2 인덕터 L2의 한 단부와 접지 사이에 접속된다.Referring to FIG. 3, the second low-
도 4를 참조하면, 제1 밴드 패스 필터링 회로(13)는 제1 커플링 커패시터 Cc1, 2개의 제1 커플링 라인(41) 및 2개의 제3 접지 커패시터 Cg3을 포함한다. 2개의 제3 접지 커패시터 Cg3의 캐패시턴스 값은 서로 다를 수 있다. 제1 커플링 커패시터 Cc1은 격리 인덕터 Lis와 저주파 출력 단자 TX1 사이에 직렬로 접속된다. 각각의 제1 커플링 라인(41)은 제1 커플링 커패시터 Cc1의 한 단부와 접지 사이에 접속된다. 각각의 제3 접지 커패시터 Cg3은 제1 커플링 커패시터 Cc1의 한 단부와 접지 사이에 접속된다.Referring to FIG. 4, the first band
도 5를 참조하면, 제2 밴드 패스 필터링 회로(14)는 복수의 제2 커플링 커패시터 Cc2, 제3 커플링 커패시터 Cc3, 복수의 제2 커플링 라인(42) 및 복수의 제4 접지 커패시터 Cg4를 포함한다. 제2 커플링 커패시터 Cc2의 캐패시턴스 값은 서로 다를 수 있고, 제4 접지 커패시터 Cg4의 캐패시턴스 값은 서로 다를 수 있다. 제2 커플링 커패시터 Cc2는 격리 인덕터 Lis와 저주파 출력 단자 TX1 사이에 직렬로 접속된다. 제3 커플링 커패시터 Cc3은 격리 인덕터 Lis와 저주파 출력 단자 TX1 사이에 접속된다. 각각의 제2 커플링 커패시터(42)는 대응하는 제2 커플링 커패시터 Cc2의 한 단부 또는 인접하는 2개의 제2 커플링 커패시터 Cc2 간의 직렬 접속 노드와 접지 사이에 접속된다. 각각의 제4 접지 커패시터 Cg4는 대응하는 제2 커플링 커패시터 Cc2의 한 단부 또는 인접하는 2개의 제2 커플링 커패시터 Cc2 간의 직렬 접속 노드와 접지 사이에 접속된다.5, the second
고주파 필터링 유닛(20)은 제3 밴드 패스 필터링 회로 및 제4 밴드 패스 필터링 회로 중 하나일 수 있다. 도 6을 참조하면, 제3 밴드 패스 필터링 회로(21)는 제4 커플링 커패시터 Cc4, 2개의 제3 커플링 라인(43) 및 2개의 제5 접지 커패시터 Cg5를 포함한다. 2개의 제5 접지 커패시터 Cg5의 캐패시턴스 값은 서로 다를 수 있다. 제4 커플링 커패시터 Cc4는 격리 인덕터 Lis와 고주파 출력 단자 TX2 사이에 직렬로 접속된다. 각각의 제3 커플링 라인(43)은 제4 커플링 커패시터 Cc4의 한 단부와 접지 사이에 접속된다.The high-
도 7을 참조하면, 제4 밴드 패스 필터링 회로(22)는 복수의 제5 커플링 커패시터 Cc5, 제6 커플링 커패시터 Cc6, 복수의 제4 커플링 라인(44) 및 복수의 제6 접지 커패시터 Cg6을 포함한다. 제5 커플링 커패시터 Cc5의 캐패시턴스 값은 서로 다를 수 있고, 제6 접지 커패시터 Cg6의 캐패시턴스 값은 서로 다를 수 있다. 제5 커플링 커패시터 Cc5는 격리 인덕터 Lis와 고주파 출력 단자 TX2 사이에 직렬로 접속된다. 제6 접지 커패시터 Cg6은 격리 인덕터 Lis와 고주파 출력 단자 TX2 사이에 접속된다. 각각의 제4 커플링 라인(44)은 대응하는 제5 커플링 커패시터 Cc5의 한 단부 또는 인접하는 2개의 제5 커플링 커패시터 Cc5 간의 직렬 접속 노드와 접지 사이에 접속된다. 각각의 제6 접지 커패시터 Cg6은 대응하는 제5 커플링 커패시터 Cc5의 한 단부 또는 인접하는 2개의 제5 커플링 커패시터 Cc5 간의 직렬 접속 노드와 접지 사이에 접속된다.Referring to FIG. 7, the fourth
도 8을 참조하면, 본 고안에 따른 마이크로 다이플렉서의 제1 실시예가 도시되어 있다. 저주파 필터링 유닛은 제1 로우 패스 필터링 회로(11)이고, 고주파 필터링 유닛은 제4 밴드 패스 필터링 회로(22)이다. 도 9를 참조하면, 마이크로 다이플렉서는 복수의 세라믹 기판을 서로 적층함으로써 형성된 다층 기판(50)의 형태를 취한다. 기판 상에 형성된 전도 패턴은 커패시터, 인덕터 및 커플링 라인과 같은 구성요소를 구성하고, 각각의 기판 상의 전도 패턴은 비아(via)를 통해 나머지 기판 상의 전도 패턴에 전기적으로 접속되어 전술한 등가 회로의 회로 아키텍처를 형성한다. 다층 기판(50)은 다층 기판(50)의 양측(two opposite sides) 상에 형성된 외부 전극을 가지며, 입력 전극(51), 제1 출력 전극(52), 제2 출력 전극(53), 제1 접지 전극(54), 제2 접지 전극(55) 및 제3 접지 전극(56)을 포함한다. 상기 입력 전극(51), 상기 제1 출력 전극(52), 상기 제2 출력 전극(53), 및 상기 제1 접지 전극 내지 상기 제3 접지 전극(54 ~ 56)은 신호 입력 단자 RX, 저주파 출력 단자 TX1, 고주파 출력 단자 TX2, 및 접지에 각각 대응한다.Referring to FIG. 8, a first embodiment of a microdiplexer according to the present invention is shown. The low-pass filtering unit is a first low-
도 10을 참조하면, 도 8의 마이크로 다이플렉서의 등가 회로에 대응하는 다층 기판은 순차적으로 아래 방향으로 배열된 제1 기판 S1 내지 제15 기판 S15를 포함한다.Referring to FIG. 10, the multilayer substrate corresponding to the equivalent circuit of the microdiplexer of FIG. 8 includes a first substrate S1 to a fifteenth substrate S15 sequentially arranged in a downward direction.
제1 기판 S1은 제1 기판 S1 상에 형성되고 2개의 단부를 가지는 제1 전도 패턴(601)을 포함한다. 제1 전도 패턴(601)의 한 단부는 제1 기판 S1의 경계로 확장해서 입력 전극(51)에 전기적으로 접속한다.The first substrate S1 includes a first
제2 기판 S2는 제2 기판 S2 상에 개별적으로 배열된 제2 전도 패턴(602), 제3 전도 패턴(603), 제4 전도 패턴(604) 및 제5 전도 패턴(605)을 포함한다. 제2 전도 패턴 내지 제5 전도 패턴(602 ~ 065) 각각은 2개의 단부를 가진다. 제2 전도 패턴(602)은 제1 기판 S1의 제1 전도 패턴(601) 아래에 위치한다. 제2 전도 패턴(602)의 한 단부는 제1 기판 S1의 제1 전도 패턴(601)의 다른 단부에 접속된다. 제3 전도 패턴 내지 제5 전도 패턴(603 ~ 605)은 연장되고, 제2 전도 패턴(602)으로부터 분리되며, 서로 병치된다. The second substrate S2 includes a second
제3 기판 S3은 제6 전도 패턴(606), 제7 전도 패턴(607), 제8 전도 패턴(608), 제9 전도 패턴(609)을 가진다. 제6 전도 패턴 내지 제9 전도 패턴(606 ~ 609) 각각은 2개의 단부를 가진다. 제6 전도 패턴(606)은 제2 기판 S2의 제2 전도 패턴(602) 아래에 위치하고, 제6 전도 패턴(606)의 한 단부는 제2 전도 패턴(602)의 다른 단부에 접속된다. 제7 전도 패턴 내지 제9 전도 패턴(607 ~ 609)은 연장된다. 제7 전도 패턴(607)은 제3 전도 패턴(603) 아래에 위치하고 제7 전도 패턴(607)의 2개의 단부는 제3 전도 패턴(603)의 2개의 단부에 각각 접속된다. 제8 전도 패턴(608)은 제4 전도 패턴(604) 아래에 위치하고 제8 전도 패턴(608)의 2개의 단부는 제4 전도 패턴(604)의 2개의 단부에 각각 접속된다. 제9 전도 패턴(609)은 제5 전도 패턴(605) 아래에 위치하고 제9 전도 패턴(609)의 2개의 단부는 제5 전도 패턴(605)의 2개의 단부에 각각 접속된다.The third substrate S3 has a sixth
제4 기판 S4는 복수의 비아(via)가 제4 기판 S4를 통해 형성된 절연 기판이다.The fourth substrate S4 is an insulating substrate having a plurality of vias formed through the fourth substrate S4.
제5 기판 S5는 제3 기판 S3의 제6 전도 패턴(606) 아래에 위치하고 2개의 단부를 가지는 제10 전도 패턴(610)을 가진다. 제10 전도 패턴(610)의 한 단부는 제6 전도 패턴(606)의 다른 단부에 접속된다. 제1 전도 패턴(601), 제2 전도 패턴(602), 제6 전도 패턴(606) 및 제10 전도 패턴(610)은 전체적으로 자신들을 통하는 축을 중심으로 감기는 나선형을 취한다.The fifth substrate S5 has a tenth
제6 기판 S6은 2개의 단부를 가지는 제11 전도 패턴(611)을 가진다. 제11 전도 패턴(611)의 한 단부는 제6 기판 S6의 경계로 연장하여 제1 출력 전극(52)에 전기적으로 접속된다. 제11 전도 패턴(611)은 제10 전도 패턴 아래에 위치한다.The sixth substrate S6 has an eleventh
제7 기판 S7은 제6 기판 S6의 제11 전도 패턴(611) 아래에 위치하고 2개의 단부를 가지는 제12 전도 패턴(612)을 가진다. 제12 전도 패턴(612)의 한 단부는 제11 전도 패턴(611)의 다른 단부에 접속된다.The seventh substrate S7 has a twelfth
제8 기판 S8은 제7 기판 S7의 제12 전도 패턴(612) 아래에 위치하고 제1 단부 및 제2 단부를 가지는 제13 전도 패턴(613)을 가진다. 제13 전도 패턴(613)의 제1 단부는 제5 기판 S5의 제10 전도 패턴(610)의 다른 단부에 접속되고, 제13 전도 패턴(613)의 제2 단부는 제7 기판 S7의 제12 전도 패턴(612)의 다른 단부에 접속된다. 제11 전도 패턴 내지 제13 전도 패턴(611 ~ 613)은 전체적으로 자신들을 통하는 다른 축을 중심으로 감기는 나선형을 취한다.The eighth substrate S8 has a thirteenth
제9 기판 S9은 복수의 비아가 제9 기판 S9를 통해 형성된 절연 기판이다.The ninth substrate S9 is an insulating substrate having a plurality of vias formed through the ninth substrate S9.
제10 기판 S10은 제3 기판 S3의 제7 전도 패턴 내지 제9 전도 패턴(607 ~ 609) 아래에 위치하고 2개의 단부를 가지는 제14 전도 패턴(614)을 가진다. 제14 전도 패턴(614)의 한 단부는 제10 기판 S10의 경계로 확장해서 제1 접지 전극(54)에 전기적으로 접속된다.The tenth substrate S10 has a fourteenth
제11 기판 S11은 제10 기판 S10의 제14 전도 패턴(614)에 대응하는 제11 기판 S11의 일부 상에 형성된 제15 전도 패턴(615)을 가진다. 제15 전도 패턴(615)은 제3 기판 S3의 제8 전도 패턴(608)의 다른 단부에 접속된다.The eleventh substrate S11 has a fifteenth
제12 기판 S12는 제12 기판 S12 상에 개별적으로 형성된 제16 전도 패턴(616) 및 제17 전도 패턴(617)을 가진다. 제16 전도 패턴(616) 및 제17 전도 패턴(617) 각각은 2개의 단부를 가진다. 제16 전도 패턴(616) 및 제17 전도 패턴(617)은 제11 기판 S11의 제15 전도 패턴(615) 아래에 위치한다. 환언하면, 제15 전도 패턴(615)은 제16 전도 패턴(616) 및 제17 전도 패턴(617)을 덮는 영역에 확산된다. 제16 전도 패턴(616)의 한 단부는 제3 기판 S3의 제7 전도 패턴(607)의 다른 단부에 접속된다. 제17 전도 패턴(617)은 제3 기판 S3의 제9 전도 패턴(609)의 다른 단부에 접속된다.The twelfth substrate S12 has a sixteenth
제13 기판 S13은 제13 기판 S13 상에 개별적으로 형성된 제18 전도 패턴(618) 및 제19 전도 패턴(619)을 가진다. 제18 전도 패턴(618) 및 제19 전도 패턴(619) 각각은 2개의 단부를 가진다. 제19 전도 패턴(619)은 제12 기판 S12의 제16 전도 패턴(616) 및 제17 전도 패턴(617) 아래에 위치한다. 제18 전도 패턴(618)의 한 단부는 제13 기판 S13의 경계로 확장해서 제1 출력 전극(52)에 전기적으로 접속된다.The thirteenth substrate S13 has the eighteenth
제14 기판 S14는 제14 기판 S14 상에 개별적으로 형성된 제20 전도 패턴(620), 제21 전도 패턴(621), 제22 전도 패턴(622) 및 제23 전도 패턴(623)을 가진다. 제20 전도 패턴(620)은 제13 기판 S13의 제18 전도 패턴(618) 아래에 위치하고 제8 기판 S8의 제13 전도 패턴의 제1 단부에 접속된다. 제21 전도 패턴 내지 제23 전도 패턴(621 ~ 623)은 제13 기판 S13의 제19 전도 패턴(619) 아래에 위치한다. 제21 전도 패턴(621)은 제12 기판 S12의 제16 전도 패턴(616)의 다른 단부에 접속된다. 제22 전도 패턴(622)은 제11 기판 S11의 제15 전도 패턴(615)에 접속된다. 제23 전도 패턴(623)은 제12 기판 S12의 제17 전도 패턴(617)에 접속된다. 제23 전도 패턴(623)의 한 단부는 제14 기판 S14의 경계로 확장해서 제2 출력 전극(53)에 전기적으로 접속된다.The fourteenth substrate S14 has a twentieth
제15 기판 S15는 제15 기판 S15 상에 개별적으로 형성된 제24 전도 패턴(624), 제25 전도 패턴(625) 및 제26 전도 패턴(626)을 가진다. 제24 전도 패턴(624)은 제14 기판 S14의 제20 전도 패턴(620) 아래에 위치하고 제15 기판 S15의 경계로 확장해서 제2 접지 전극(55)에 전기적으로 접속된다. 제25 전도 패턴(625)은 제14 기판 S14의 제21 전도 패턴(621) 아래에 위치하고 제15 기판 S15의 경계로 확장해서 입력 전극(51)에 전기적으로 접속된다. 제26 전도 패턴(626)은 제14 기판 S14의 제21 전도 패턴 내지 제23 전도 패턴(621 ~ 623) 아래에 위치하는 제15 기판 S15의 일부에 확산되고, 제26 전도 패턴(626)의 2개의 단부는 제15 기판 S15의 양단의 경계(two opposite borders)로 각각 연장해서 제1 접지 전극(54) 및 제3 접지 전극(56)에 전기적으로 접속된다.The fifteenth substrate S15 has a twenty-fourth
위와 같은 실시예에서의 다층 기판의 배치에 따라, 도 8 및 도 10을 참조하면, 제1 전도 패턴(601), 제2 전도 패턴(602), 제6 전도 패턴(606) 및 제10 전도 패턴(610)은 격리 인덕터 Lis를 구성하고, 제11 전도 패턴(611), 제12 전도 패턴(612) 및 제13 전도 패턴(613)은 제1 인덕터 L1를 구성한다. 제20 전도 패턴(620) 및 제18 전도 패턴(618)은 결합되어 제1 커패시터 C1을 구성한다. 제20 전도 패턴(620) 및 제24 전도 패턴(624)은 결합되어 격리 인덕터 Lis의 제1 접지 커패시터 Cg1을 구성하며, 제1 접지 커패시터 Cg1의 캐패시턴스 값은 제20 전도 패턴(620) 및 제24 전도 패턴(624)의 영역에 좌우된다. 제18 전도 패턴(618) 및 제24 전도 패턴(624)은 결합되어 저주파 출력 단자 TX1의 제1 접지 커패시터 Cg1를 구성하며, 제1 접지 커패시터 Cg1의 캐패시턴스 값은 제18 전도 패턴(618) 및 제24 전도 패턴(624)의 영역에 좌우된다. 그러므로 2개의 제1 접지 커패시터 Cg1의 캐패시턴스 값은 같지 않을 수 있다. 제25 전도 패턴(625) 및 제21 전도 패턴(621)은 결합되어 격리 커패시터 Cis를 구성한다. 제15 전도 패턴(615) 및 제16 전도 패턴(616)은 결합되어 고주파 출력 단자 TX2의 제5 커플링 커패시터 Cc5를 구성하며, 제5 접지 커패시터 Cg5의 캐패시턴스 값은 제15 전도 패턴(615) 및 제16 전도 패턴(616)의 영역에 좌우된다. 제15 전도 패턴(615) 및 제17 전도 패턴(617)은 결합되어 고주파 출력 단자 TX2의 제5 커플링 커패시터 Cc5를 구성하며, 제5 접지 커패시터 Cg5의 캐패시턴스 값은 제15 전도 패턴(615) 및 제17 전도 패턴(617)의 영역에 좌우된다. 그러므로 2개의 제5 접지 커패시터 Cg5의 캐패시턴스 값은 같지 않을 수도 있다. 제23 전도 패턴(623), 제19 전도 패턴(619) 및 제21 전도 패턴(621)은 결합되어 제6 커플링 커패시터 Cc6을 구성한다. 제3 전도 패턴(603) 및 제7 전도 패턴(607)은 격리 커패시터 Cis와 접속하여 제4 커플링 라인(44)을 구성한다. 제5 전도 패턴(605) 및 제9 전도 패턴(609)은 고주파 출력 단자 TX2의 제4 커플링 라인(44)을 구성한다. 제4 전도 패턴(604) 및 제8 전도 패턴(608)은 2개의 제5 커플링 커패시터 Cc5 간의 직렬 접속 노드와 접속해서 제4 커플링 라인(44)을 구성한다. 제21 전도 패턴(621) 및 제26 전도 패턴(626)은 결합되어 격리 커패시터의 제6 접지 커패시터 Cc6을 구성하며, 제6 접지 커패시터 Cg6의 캐패시턴스 값은 제21 전도 패턴(621) 및 제26 전도 패턴(626)의 영역에 좌우된다. 제23 전도 패턴(623) 및 제26 전도 패턴(626)은 결합되어 고주파 출력 단자 TX2의 제6 접지 커패시터 Cc6을 구성하며, 제6 접지 커패시터 Cg6의 캐패시턴스 값은 제23 전도 패턴(623) 및 제26 전도 패턴(626)의 영역에 좌우된다. 제22 전도 패턴(622) 및 제26 전도 패턴(626)은 2개의 제5 커플링 커패시터 Cc5 간의 직렬 접속 노드와 접속해서 제6 접지 커패시터 Cc6을 구성하며, 제6 접지 커패시터 Cg6의 캐패시턴스 값은 제22 전도 패턴(622) 및 제26 전도 패턴(626)의 영역에 좌우된다. 그러므로 제6 접지 커패시터 Cg6의 캐패시턴스 값들은 같지 않을 수도 있다.8 and 10, the first
위와 같은 실시예에서의 마이크로 다이플렉서의 저주파 필터링 유닛(10)의 삽입 손실에 대해 도 11a의 특성 곡선도에 도시된 바와 같이, 저주파 필터링 유닛(10)은 2.4 GHz 대역에서 동작한다. 마이크로 다이플렉서의 고주파 필터링 유닛(20)의 삽입 손실에 대해 도 11b의 특성 곡선도에 도시된 바와 같이, 고주파 필터링 유닛(20)은 5 GHz 대역에서 동작한다. 마이크로 다이플렉서의 저주파 출력 단자 TX1와 고주파 출력 단자 TX2의 격리에 대해 도 11c의 특성 곡선도에 도시된 바와 같이, 이것은 저주파 대역(약 2.4 GHz) 및 고주파 대역(약 5 GHz)에서 동작하는 주파수를 가지는 신호에 우수한 격리(대략 -30dB)가 영향을 주어, 저주파 출력 단자 TX1 및 고주파 출력 단자 TX2로부터의 신호에 대한 상호 간섭의 정도가 낮다는 것을 나타낸다. 도 11d를 참조하면, 저주파 대역(약 2.4 GHz) 및 고주파 대역(약 5 GHz)에서의 마이크로 다이플렉서의 반사 손실(return loss)은 약 -20 dB이다.The low-
도 12를 참조하면, 본 고안에 따른 마이크로 다이플렉서의 제2 실시예가 도시되어 있다. 저주파 필터링 유닛은 제2 밴드 패스 필터링 회로(14)이고, 고주파 필터링 유닛은 제3 밴드 패스 필터링 회로(21)이다. 도 13을 참조하면, 마이크로 다이플렉서는 복수의 세라믹 기판을 서로 적층함으로써 형성된 다층 기판(50')의 형태를 취한다. 기판 상에 형성된 전도 패턴은 커패시터, 인덕터 및 커플링 라인과 같은 구성요소를 구성하고, 각각의 기판 상의 전도 패턴은 비아를 통해 나머지 기판 상의 전도 패턴에 전기적으로 접속되어 전술한 등가 회로의 회로 아키텍처를 형성한다. 다층 기판(50')은 다층 기판(50')의 양측 상에 형성된 외부 전극을 가지며, 입력 전극(51'), 제1 출력 전극(52'), 제2 출력 전극(53'), 제1 접지 전극(54'), 제2 접지 전극(55') 및 제3 접지 전극(56')을 포함한다. 상기 입력 전극(51'), 상기 제1 출력 전극(52'), 상기 제2 출력 전극(53'), 및 상기 제1 접지 전극 내지 상기 제3 접지 전극(54' ~ 56')은 신호 입력 단자 RX, 저주파 출력 단자 TX1, 고주파 출력 단자 TX2, 및 접지에 각각 대응한다.Referring to Fig. 12, a second embodiment of a microdiplexer according to the present invention is shown. The low-pass filtering unit is a second band-
도 14를 참조하면, 도 12의 마이크로 다이플렉서의 등가 회로에 대응하는 다층 기판은 아래 방향으로 순차적으로 배열된 제1 기판 T1 내지 제12 기판 T12를 포함한다.Referring to FIG. 14, the multi-layer substrate corresponding to the equivalent circuit of the microdiplexer of FIG. 12 includes first to T1 th to twelfth substrates T12 sequentially arranged in the downward direction.
제1 기판 T1은 2개의 단부를 가지고 제1 기판 T1 상에 개별적으로 형성된 제1 전도 패턴(701), 제2 전도 패턴(702), 제3 전도 패턴(703) 및 제4 전도 패턴(704)을 포함한다. 제1 전도 패턴(701)의 한 단부는 제1 기판 T1의 경계로 확장해서 입력 전극(51')에 전기적으로 접속된다. 제2 전도 패턴 내지 제4 전도 패턴(702 ~ 704)이 제1 전도 패턴(701) 상에 나란하게 형성된다.The first substrate T1 has a first
제2 기판 T2는 복수의 비아가 제2 기판을 통해 형성된 절연 기판이다.The second substrate T2 is an insulating substrate having a plurality of vias formed through the second substrate.
제3 기판 T3은 제5 전도 패턴(705), 제6 전도 패턴(706), 제7 전도 패턴(707), 제8 전도 패턴(708) 및 제9 전도 패턴(709)을 가진다. 제2 전도 패턴 내지 제9 전도 패턴(705 ~ 709) 각각은 2개의 단부를 가진다. 제7 전도 패턴 내지 제9 전도 패턴(707 ~ 709)은 제1 기판 T1의 제2 전도 패턴 내지 제4 전도 패턴(703 ~ 704) 아래에 위치한다. 제8 전도 패턴(708)의 한 단부는 제3 전도 패턴(703)의 한 단부에 접속된다. 제9 전도 패턴(709)의 한 단부는 제4 전도 패턴(704)의 한 단부에 접속된다.The third substrate T3 has a fifth
제4 기판 T4는 복수의 비아가 제4 기판을 통해 형성된 절연 기판이다.The fourth substrate T4 is an insulating substrate having a plurality of vias formed through a fourth substrate.
제5 기판 T5는 제1 기판의 제1 전도 패턴(701) 아래에 위치하고 제1 단부 및 제2 단부를 가지는 제10 전도 패턴(710)을 포함한다. 제10 전도 패턴(710)의 제1 단부는 제1 전도 패턴(701)의 다른 단부에 접속되고 제10 전도 패턴(710)의 제2 단부는 제3 기판 T3의 제9 전도 패턴(709)의 다른 단부에 접속된다.The fifth substrate T5 includes a tenth
제6 기판 T6은 복수의 비아가 제6 기판을 통해 형성된 절연 기판이다.The sixth substrate T6 is an insulating substrate having a plurality of vias formed through a sixth substrate.
제7 기판 T6은 제1 기판 T1의 제1 전도 패턴(701) 아래에 위치하고 2개의 단부를 가지는 제11 전도 패턴(711)을 포함한다. 제11 전도 패턴(711)의 한 단부는 제7 기판 T7의 경계로 확장해서 입력 전극(51')에 전기적으로 접속된다.The seventh substrate T6 includes an eleventh
제8 기판 T8은 제3 기판 T3의 제7 전도 패턴 내지 제9 전도 패턴(707 ~ 709)에 대응하는 제7 전도 패턴(707)의 일부의 아래에 위치하는 제12 전도 패턴(712)을 포함한다.The eighth substrate T8 includes a twelfth
제9 기판 T9는 제8 기판 T8의 제12 전도 패턴(712) 아래에 위치하는 제13 전도 패턴(713) 및 제14 전도 패턴(714)을 포함한다. 제13 전도 패턴(713) 및 제14 전도 패턴(714) 각각은 2개의 단부를 가진다. 제13 전도 패턴(713)의 한 단부는 제9 기판 T9의 경계로 확장해서 제1 출력 전극(52')에 전기적으로 접속된다. 제13 전도 패턴(713)은 제3 기판 T3의 제7 전도 패턴(707)의 다른 단부에 접속된다. 제14 전도 패턴(714)의 한 단부는 제5 기판 T5의 제10 전도 패턴(710)에 접속된다.The ninth substrate T9 includes a thirteenth
제10 기판 T10은 제10 기판 T10 상에 개별적으로 형성된 제15 전도 패턴(715), 제16 전도 패턴(716) 및 제17 전도 패턴(717)을 포함한다. 제15 전도 패턴(715)은 제7 기판 T7의 제11 전도 패턴(717) 아래에 위치하고, 제15 전도 패턴(715)의 한 단부는 제11 전도 패턴의 다른 단부에 접속된다. 제16 전도 패턴(716)은 제3 기판 T3의 제6 전도 패턴(706) 아래에 위치하고 제6 전도 패턴(706)의 한 단부에 접속된다. 제17 전도 패턴(717)은 제8 기판 T8의 제12 전도 패턴(712) 아래에 위치하고 제3 기판 T3의 제8 전도 패턴(708)의 다른 단부에 접속된다.The tenth substrate T10 includes a fifteenth
제11 기판 T11은 제11 기판 T11 상에 개별적으로 형성된 제18 전도 패턴(718), 제19 전도 패턴(719), 제20 전도 패턴(720), 제21 전도 패턴(721) 및 제22 전도 패턴(722)을 포함한다. 제18 전도 패턴(718) 및 제19 전도 패턴(719)은 제10 기판 T10의 제16 전도 패턴(716) 및 제15 전도 패턴(715) 아래에 각각 위치한다. 제20 전도 패턴(720), 제21 전도 패턴(721) 및 제22 전도 패턴(722)은 제18 전도 패턴(718)과 제19 전도 패턴(719)의 공통 측 상에 나란하게 형성된다. 제18 전도 패턴(718)은 제3 기판 T3의 제5 전도 패턴(705)의 한 단부에 접속된다. 제19 전도 패턴(719)은 제10 기판 T10의 제16 전도 패턴(716)에 접속된다. 제20 전도 패턴(720)은 제9 기판 T9의 제13 전도 패턴(713)에 접속된다. 제21 전도 패턴(721)은 제10 기판 T10의 제17 전도 패턴(717)에 접속된다. 제22 전도 패턴(722)은 제9 기판 T9의 제14 전도 패턴(714)의 다른 단부에 접속된다.The eleventh substrate T11 includes an
제12 기판 T12는 제11 기판 T11의 제18 전도 패턴 내지 제22 전도 패턴(718 ~ 722)에 대응하는 제12 기판 T12의 일부 상에 형성된 제23 전도 패턴(723)을 포함한다. 제23 전도 패턴(723)은 제1 접지 전극(54'), 제2 접지 전극(55') 및 제3 접지 전극(56')에 각각 접속하도록 제12 기판 T12의 경계로 확장하는 3개의 단부를 가진다. 제23 전도 패턴(723)은 제1 기판 T1의 제2 전도 패턴 내지 제4 전도 패턴(702 ~ 704) 각각의 다른 단부, 제3 기판 T3의 제6 전도 패턴의 다른 단부(706) 및 제5 전도 패턴(705)의 다른 단부에 접속된다.The twelfth substrate T12 includes a twenty-third
제2 실시예에서의 다층 기판의 배치에 따라, 도 12 및 도 14를 참조하면, 제1 전도 패턴(701) 및 제10 전도 패턴(710)은 격리 인덕터 Lis를 구성한다. 제4 전도 패턴(704) 및 제9 전도 패턴(709)은 격리 인덕터 Lis와 접속해서 제2 커플링 라인(42)을 구성한다. 제3 전도 패턴(703) 및 제8 전도 패턴(708)은 2개의 제2 커플링 커패시터 Cc2 간의 직렬 접속 노드와 접속해서 제2 커플링 라인(42)을 구성한다. 제2 전도 패턴(702) 및 제7 전도 패턴(707)은 저주파 출력 단자 TX1과 접속해서 제2 커플링 라인(42)을 구성한다. 제17 전도 패턴(717) 및 제22 전도 패턴(722)은 결합해서 격리 커패시터 Lis와 접속해서 제2 커플링 커패시터 Cc2를 구성하고, 제2 커플링 커패시터 Cc2의 캐패시턴스 값은 제17 전도 패턴(717) 및 제20 전도 패턴(720)의 영역에 좌우된다. 그러므로 2개의 커플링 커패시터 Cc2의 캐패시턴스 값은 같지 않을 수도 있다. 제12 전도 패턴(712), 제13 전도 패턴(713) 및 제14 전도 패턴(714)은 결합되어 제3 커플링 커패시터 Cc3을 구성한다. 제20 전도 패턴(720), 제21 전도 패턴(721) 및 제22 전도 패턴(722)은 제23 전도 패턴(723)과 결합해서, 저주파 출력 단자 TX1에 접속해서 제4 접지 커패시터 Cc4를, 2개의 제2 커플링 커패시터 Cc2 간의 직렬 접속 노드에 접속해서 제4 접지 커패시터 Cc4를, 그리고 격리 인덕터 Lis에 접속해서 제4 접지 커패시터 Cc4를 각각 구성한다. 제4 접지 커패시터 Cc4의 캐패시턴스 값은 대응하는 전도 패턴의 영역에 좌우된다. 제15 전도 패턴(715) 및 제19 전도 패턴(719)은 결합해서 격리 인덕터 Cis를 구성한다. 제3 기판 T3을 통해 형성된 복수의 비아 및 제6 전도 패턴(706)은 격리 커패시터 Cis에 접속해서 제3 커플링 라인(43)을 구성한다. 제3 기판 T3을 통해 형성된 복수의 비아 및 제5 전도 패턴(705)은 고주파 출력 단자 TX2에 접속해서 제3 커플링 라인(43)을 구성한다. 제19 전도 패턴(719) 및 제23 전도 패턴(723)은 결합해서 격리 커패시터 Cis에 접속해서 제5 접지 커패시터 Cg5를 구성하고, 제5 접지 커패시터 Cg5의 캐패시턴스 값은 제19 전도 패턴(719) 및 제23 전도 패턴(723)의 영역에 좌우된다. 제18 전도 패턴(718) 및 제23 전도 패턴(723)은 결합해서 고주파 출력 단자 TX2에 접속해서 제5 접지 커패시터 Cg5를 구성하며, 제5 접지 커패시터 Cg5의 캐패시턴스 값은 제18 전도 패턴(718) 및 제23 전도 패턴(723)의 영역에 좌우된다. 제5 접지 커패시터 Cg5의 캐패시턴스 값들은 같지 않을 수도 있다. 제18 전도 패턴(718) 및 제16 전도 패턴(716)은 결합해서 제4 접지 커패시터 Cg4를 구성한다.According to the arrangement of the multilayer substrate in the second embodiment, referring to Figs. 12 and 14, the first
제2 실시예에서의 마이크로 다이플렉서의 저주파 필터링 유닛(10)의 삽입 손실에 대해 도 15a의 특성 곡선도에 도시된 바와 같이, 저주파 필터링 유닛(10)은 2.4 GHz 대역에서 동작한다. 마이크로 다이플렉서의 고주파 필터링 유닛(20)의 삽입 손실에 대해 도 15b의 특성 곡선도에 도시된 바와 같이, 고주파 필터링 유닛(20)은 5 GHz 대역에서 동작한다. 마이크로 다이플렉서의 저주파 출력 단자 TX1와 고주파 출력 단자 TX2의 격리에 대해 도 15c의 특성 곡선도에 도시된 바와 같이, 이것은 저주파 대역(약 2.5 GHz) 및 고주파 대역(약 5 GHz)에서 동작하는 주파수를 가지는 신호에 우수한 격리(양자가 대략 -30dB)가 영향을 주어, 저주파 출력 단자 TX1 및 고주파 출력 단자 TX2로부터의 신호에 대한 상호 간섭의 정도가 낮다는 것을 나타낸다. 도 15d를 참조하면, 마이크로 다이플렉서의 반사 손실은 저주파 대역(약 2.4 GHz)에서 -40 dB이고, 고주파 대역(약 5 GHz)에서 약 -20 dB이다.The low-
본 고안의 다양한 특성 및 이점을 고안의 구조 및 기능에 대한 상세한 설명과 함께 위와 같은 상세한 설명에서 설명하였으나, 본 설명은 단지 예시에 지나지 않는다. 변경이 상세히 수행될 수 있으며, 특히 본 고안의 원리 내에서 부품의 형상, 크기, 및 배치와 관련해서 첨부된 청구범위에서 표현되는 용어의 넓은 일반적 의미로 나타낸 정도까지 수행될 수 있다.Although the various features and advantages of the present invention have been described in the foregoing detailed description, with a detailed description of the structure and function of the design, the description is merely illustrative. Modifications may be performed in detail and, in particular, to the extent that they are expressed in the broader general sense of the term in the appended claims in the context of the shape, size, and arrangement of parts within the principles of the present invention.
Claims (6)
신호 입력 단자;
저주파 출력 단자;
고주파 출력 단자;
상기 신호 입력 단자에 한 단부가 접속되어 있는 격리 인덕터;
상기 격리 인덕터의 다른 단부와 상기 저주파 출력 단자 사이에 직렬로 접속된 저주파 필터링 유닛;
상기 신호 입력 단자에 한 단부가 접속되어 있는 격리 커패시터; 및
상기 격리 커패시터의 다른 단부와 상기 고주파 출력 단자 사이에 직렬로 접속된 고주파 필터링 유닛
을 포함하는 마이크로 다이플렉서.A micro-diplexer having enhanced isolation and loss taking the form of a multi-layer substrate formed by stacking a plurality of substrates together,
A signal input terminal;
A low frequency output terminal;
A high frequency output terminal;
An isolation inductor having one end connected to the signal input terminal;
A low frequency filtering unit connected in series between the other end of the isolation inductor and the low frequency output terminal;
An isolation capacitor having one end connected to the signal input terminal; And
And a high-frequency filtering unit connected in series between the other end of the isolation capacitor and the high-
/ RTI >
상기 저주파 필터링 유닛은 제1 로우 패스 필터링 회로, 제2 로우 패스 필터링 회로, 제1 밴드 패스 필터링 회로 및 제2 밴드 패스 필터링 회로 중 하나로부터 선택되며,
상기 제1 로우 패스 필터링 회로는,
상기 격리 인덕터와 상기 저주파 출력 단자 사이에 직렬로 접속된 제1 인덕터;
상기 제1 인덕터에 병렬로 접속되어 있는 제1 커패시터; 및
상기 제1 인덕터의 한 단부 및 접지(ground)에 각각 접속되어 있는 2개의 제1 접지 커패시터
를 가지며,
상기 제2 로우 패스 필터링 회로는,
상기 격리 인덕터와 상기 저주파 출력 단자 사이에 직렬로 접속된 복수의 제2 인덕터;
각각의 상기 제2 인덕터에 병렬로 접속된 복수의 제2 커패시터; 및
대응하는 제2 인덕터의 한 단부와 상기 접지 사이에 각각 접속된 복수의 제2 접지 커패시터
를 가지며,
상기 제1 밴드 패스 필터링 회로는,
상기 격리 인덕터와 상기 저주파 출력 단자 사이에 직렬로 접속된 제1 커플링 커패시터;
상기 제1 커플링 커패시터의 한 단부와 상기 접지 사이에 각각 접속된 2개의 제1 커플링 라인; 및
상기 제1 커플링 커패시터의 한 단부와 상기 접지 사이에 각각 접속된 2개의 제3 접지 커패시터
를 가지며,
상기 제2 밴드 패스 필터링 회로는,
상기 격리 인덕터와 상기 저주파 출력 단자 사이에 직렬로 접속된 복수의 제2 커플링 커패시터;
상기 격리 인덕터와 상기 저주파 출력 단자 사이에 접속된 제3 커플링 커패시터;
대응하는 상기 제2 커플링 커패시터의 한 단부와 인접하는 상기 2개의 제2 커플링 커패시터 사이의 직렬 접속 노드 중 하나와 상기 접지 사이에 각각 접속된 복수의 제2 커플링 라인; 및
대응하는 제2 커플링 커패시터의 한 단부와 인접하는 2개의 제2 커플링 커패시터 사이의 직렬 접속 노드 중 하나와 상기 접지 사이에 각각 접속된 복수의 제4 접지 커패시터
를 가지며,
상기 고주파 필터링 유닛은 제3 밴드 패스 필터링 회로와 제4 밴드 패스 필터링 회로 중 하나로부터 선택되며,
상기 제3 밴드 패스 필터링 유닛은,
상기 격리 인덕터와 상기 고주파 출력 단자 사이에 직렬로 접속된 제4 커플링 커패시터;
상기 제4 커플링 커패시터의 한 단부와 상기 접지 사이에 각각 접속된 2개의 제3 커플링 라인; 및
상기 제4 커플링 커패시터의 한 단부와 상기 접지 사이에 각각 접속된 2개의 제5 접지 커패시터
를 가지며,
상기 제4 밴드 패스 필터링 회로는,
상기 격리 인덕터와 상기 고주파 출력 단자 사이에 직렬로 접속된 복수의 제5 커플링 커패시터;
상기 격리 인덕터와 상기 고주파 출력 단자 사이에 접속된 제6 커플링 커패시터;
대응하는 상기 제5 커플링 커패시터의 한 단부와 인접하는 상기 2개의 제5 커플링 커패시터 사이의 직렬 접속 노드 중 하나와 상기 접지 사이에 각각 접속된 복수의 제4 커플링 라인; 및
대응하는 상기 제5 커플링 커패시터의 한 단부와 인접하는 상기 2개의 제5 커플링 커패시터 사이의 직렬 접속 노드 중 하나와 상기 접지 사이에 각각 접속된 복수의 제6 접지 커패시터
를 가지는, 마이크로 다이플렉서.The method according to claim 1,
Wherein the low frequency filtering unit is selected from one of a first low pass filtering circuit, a second low pass filtering circuit, a first band pass filtering circuit and a second band pass filtering circuit,
Wherein the first low-pass filtering circuit comprises:
A first inductor connected in series between the isolation inductor and the low frequency output terminal;
A first capacitor connected in parallel to the first inductor; And
And two first ground capacitors connected to one end of the first inductor and a ground,
Lt; / RTI >
Wherein the second low-pass filtering circuit comprises:
A plurality of second inductors connected in series between the isolation inductor and the low frequency output terminal;
A plurality of second capacitors connected in parallel to each of the second inductors; And
A plurality of second ground capacitors each connected between one end of the corresponding second inductor and the ground,
Lt; / RTI >
Wherein the first bandpass filtering circuit comprises:
A first coupling capacitor connected in series between the isolation inductor and the low frequency output terminal;
Two first coupling lines respectively connected between one end of the first coupling capacitor and the ground; And
Two third ground capacitors each connected between one end of the first coupling capacitor and the ground,
Lt; / RTI >
Wherein the second bandpass filtering circuit comprises:
A plurality of second coupling capacitors connected in series between the isolation inductor and the low frequency output terminal;
A third coupling capacitor connected between the isolation inductor and the low frequency output terminal;
A plurality of second coupling lines each connected between the ground and one of the series connection nodes between the two second coupling capacitors adjacent to one end of the corresponding second coupling capacitor; And
And a plurality of fourth ground capacitors each connected between one of the series connection nodes between two adjacent second coupling capacitors at one end of the corresponding second coupling capacitor and the ground,
Lt; / RTI >
Wherein the high-frequency filtering unit is selected from one of a third bandpass filtering circuit and a fourth bandpass filtering circuit,
Wherein the third bandpass filtering unit comprises:
A fourth coupling capacitor connected in series between the isolation inductor and the high frequency output terminal;
Two third coupling lines respectively connected between one end of said fourth coupling capacitor and said ground; And
Two fifth ground capacitors each connected between one end of the fourth coupling capacitor and the ground,
Lt; / RTI >
Wherein the fourth bandpass filtering circuit comprises:
A plurality of fifth coupling capacitors connected in series between the isolation inductor and the high frequency output terminal;
A sixth coupling capacitor connected between the isolation inductor and the high frequency output terminal;
A plurality of fourth coupling lines respectively connected between the one of the series connection nodes between the two fifth coupling capacitors adjacent to one end of the corresponding fifth coupling capacitor and the ground respectively; And
And a plurality of sixth ground capacitors each connected between one of the series connection nodes between the two fifth coupling capacitors adjacent to one end of the corresponding fifth coupling capacitor and the ground,
/ RTI >
상기 저주파 필터링 유닛은 상기 제1 로우 패스 필터링 회로이고, 상기 고주파 필터링 유닛은 상기 제4 밴드 패스 필터링 회로인, 마이크로 다이플렉서.3. The method of claim 2,
Wherein the low-frequency filtering unit is the first low-pass filtering circuit, and the high-frequency filtering unit is the fourth band-pass filtering circuit.
상기 다층 기판은, 상기 다층 기판의 양측(two opposite sides) 상에 형성된, 입력 전극, 제1 출력 전극, 제2 출력 전극, 제1 접지 전극, 제2 접지 전극 및 제3 접지 전극을 포함하며, 상기 입력 전극, 상기 제1 출력 전극, 상기 제2 출력 전극, 및 상기 제1 접지 전극 내지 상기 제3 접지 전극은 상기 신호 입력 단자, 상기 저주파 출력 단자, 상기 고주파 출력 단자, 및 상기 접지에 각각 대응하며,
상기 다층 기판은 순차적으로 아래 방향으로,
2개의 단부를 가지는 제1 전도 패턴이 형성된 제1 기판 - 상기 제1 전도 패턴의 한 단부는 상기 제1 기판의 경계로 확장해서 상기 입력 전극에 전기적으로 접속됨 - ;
제2 전도 패턴, 제3 전도 패턴, 제4 전도 패턴 및 제5 전도 패턴이 개별적으로 배열된 제2 기판 - 상기 제2 전도 패턴 내지 제5 전도 패턴 각각은 2개의 단부를 가지며, 상기 제2 전도 패턴은 상기 제1 기판의 제1 전도 패턴 아래에 위치하고, 상기 제2 전도 패턴의 한 단부는 상기 제1 기판의 제1 전도 패턴의 다른 단부에 접속되며, 상기 제3 전도 패턴 내지 제5 전도 패턴은 연장되고, 상기 제2 전도 패턴으로부터 분리되며, 서로 병치되어 있음 - ;
제6 전도 패턴, 제7 전도 패턴, 제8 전도 패턴 및 제9 전도 패턴을 가지는 제3 기판 - 상기 제6 전도 패턴 내지 제9 전도 패턴 각각은 2개의 단부를 가지며, 상기 제6 전도 패턴은 상기 제2 기판의 제2 전도 패턴 아래에 위치하고, 상기 제6 전도 패턴의 한 단부는 제2 전도 패턴의 다른 단부에 접속되고, 상기 제7 전도 패턴 내지 제9 전도 패턴은 연장되고, 상기 제7 전도 패턴은 제3 전도 패턴 아래에 위치하고 상기 제7 전도 패턴의 2개의 단부는 상기 제3 전도 패턴의 2개의 단부에 각각 접속되며, 상기 제8 전도 패턴은 제4 전도 패턴 아래에 위치하고 상기 제8 전도 패턴의 2개의 단부는 상기 제4 전도 패턴의 2개의 단부에 각각 접속되고, 상기 제9 전도 패턴은 상기 제5 전도 패턴 아래에 위치하고, 상기 제9 전도 패턴의 2개의 단부는 상기 제5 전도 패턴 2개의 단부에 각각 접속됨 - ;
복수의 비아(via)가 제4 기판을 통해 형성된 절연 기판인 상기 제4 기판;
상기 제3 기판의 상기 제6 전도 패턴 아래에 위치하고 2개의 단부를 가지는 제10 전도 패턴을 가지는 제5 기판 - 상기 제10 전도 패턴의 한 단부는 상기 제6 전도 패턴의 다른 단부에 접속되고, 상기 제1 전도 패턴, 제2 전도 패턴, 제6 전도 패턴 및 제10 전도 패턴은 전체적으로 자신들을 통하는 축을 중심으로 감기는 나선형을 취함 - ;
2개의 단부를 가지는 제11 전도 패턴을 가지는 제6 기판 - 상기 제11 전도 패턴의 한 단부는 상기 제6 기판의 경계로 연장하여 제1 출력 전극에 전기적으로 접속되고, 상기 제11 전도 패턴은 상기 제10 전도 패턴 아래에 위치함 - ;
상기 제6 기판의 제11 전도 패턴 아래에 위치하고 2개의 단부를 가지는 제12 전도 패턴을 가지는 제7 기판 - 상기 제12 전도 패턴의 한 단부는 상기 제11 전도 패턴의 다른 단부에 접속됨 - ;
상기 제7 기판의 제12 전도 패턴 아래에 위치하고 제1 단부 및 제2 단부를 가지는 제13 전도 패턴을 가지는 제8 기판 - 상기 제13 전도 패턴의 제1 단부는 상기 제5 기판의 제10 전도 패턴의 다른 단부에 접속되고 상기 제13 전도 패턴의 제2 단부는 상기 제7 기판의 제12 전도 패턴의 다른 단부에 접속되며, 상기 제11 전도 패턴 내지 제13 전도 패턴은 전체적으로 자신들을 통하는 다른 축을 중심으로 감기는 나선형을 취함 - ;
복수의 비아가 제9 기판을 통해 형성된 절연 기판인 상기 제9 기판;
상기 제3 기판의 제7 전도 패턴 내지 제9 전도 패턴 아래에 위치하고 2개의 단부를 가지는 제14 전도 패턴을 가지는 제10 기판 - 상기 제14 전도 패턴의 한 단부는 상기 제10 기판의 경계로 확장해서 제1 접지 전극에 전기적으로 접속됨 - ;
상기 제10 기판의 제14 전도 패턴에 대응하는 제11 기판의 일부 상에 형성된 제15 전도 패턴을 가지는 상기 제11 기판 - 상기 제15 전도 패턴은 제3 기판의 제8 전도 패턴의 다른 단부에 접속됨 - ;
제16 전도 패턴 및 제17 전도 패턴이 개별적으로 형성된 제12 기판 - 상기 제16 전도 패턴 및 제17 전도 패턴 각각은 2개의 단부를 가지고, 상기 제16 전도 패턴 및 제17 전도 패턴은 상기 제11 기판의 제15 전도 패턴 아래에 위치하고, 상기 제15 전도 패턴은 제16 전도 패턴 및 제17 전도 패턴을 덮는 영역에 확산되며, 상기 제16 전도 패턴의 한 단부는 상기 제3 기판의 제7 전도 패턴의 다른 단부에 접속되고, 상기 제17 전도 패턴은 제3 기판의 제9 전도 패턴의 다른 단부에 접속됨 - ;
제18 전도 패턴 및 제19 전도 패턴이 개별적으로 형성된 제13 기판 - 상기 제18 전도 패턴 및 제19 전도 패턴 각각은 2개의 단부를 가지고, 상기 제19 전도 패턴은 제12 기판의 제16 전도 패턴 및 제17 전도 패턴 아래에 위치하며, 상기 제18 전도 패턴의 한 단부는 상기 제13 기판의 경계로 확장해서 상기 제1 출력 전극에 전기적으로 접속됨 - ;
제20 전도 패턴, 제21 전도 패턴, 제22 전도 패턴 및 제23 전도 패턴이 개별적으로 형성된 제14 기판 - 상기 제20 전도 패턴은 상기 제13 기판의 제18 전도 패턴 아래에 위치하고 상기 제8 기판의 제13 전도 패턴의 제1 단부에 접속되며, 상기 제21 전도 패턴 내지 제23 전도 패턴은 제13 기판의 상기 제19 전도 패턴 아래에 위치하고, 상기 제21 전도 패턴은 제12 기판의 제16 전도 패턴의 다른 단부에 접속되며, 상기 제22 전도 패턴은 상기 제11 기판의 제15 전도 패턴에 접속되고, 상기 제23 전도 패턴은 상기 제12 기판의 제17 전도 패턴에 접속되며, 상기 제23 전도 패턴의 한 단부는 상기 제14 기판의 경계로 확장해서 상기 제2 출력 전극에 전기적으로 접속됨 - ; 및
제24 전도 패턴, 제25 전도 패턴 및 제26 전도 패턴이 개별적으로 형성된 제15 기판 - 상기 제24 전도 패턴은 제14 기판의 제20 전도 패턴 아래에 위치하고 상기 제15 기판의 경계로 확장해서 상기 제2 접지 전극에 전기적으로 접속되며, 상기 제25 전도 패턴은 제14 기판의 제21 전도 패턴 아래에 위치하고 상기 제15 기판의 경계로 확장해서 상기 입력 전극에 전기적으로 접속되며, 상기 제26 전도 패턴은 제14 기판의 제21 전도 패턴 내지 제23 전도 패턴 아래에 위치하는 상기 제15 기판의 일부에 확산되고, 상기 제26 전도 패턴의 2개의 단부는 상기 제15 기판의 양단의 경계(two opposite borders)로 각각 연장해서 상기 제1 접지 전극 및 제3 접지 전극에 전기적으로 접속됨 -
을 포함하며,
상기 제1 전도 패턴, 제2 전도 패턴, 제6 전도 패턴 및 제10 전도 패턴은 상기 격리 인덕터를 구성하고, 상기 제11 전도 패턴, 제12 전도 패턴 및 제13 전도 패턴은 상기 제1 인덕터를 구성하고, 상기 제20 전도 패턴 및 제18 전도 패턴은 결합되어 상기 제1 커패시터를 구성하며, 상기 제20 전도 패턴 및 제24 전도 패턴은 결합되어 상기 격리 인덕터의 제1 접지 커패시터를 구성하며, 상기 제18 전도 패턴 및 제24 전도 패턴은 결합되어 상기 저주파 출력 단자의 상기 제1 접지 커패시터를 구성하며, 상기 상기 제25 전도 패턴 및 제21 전도 패턴은 결합되어 상기 격리 커패시터를 구성하며, 상기 제15 전도 패턴 및 제16 전도 패턴은 결합되어 상기 고주파 출력 단자의 제5 커플링 커패시터를 구성하며, 상기 제15 전도 패턴 및 제17 전도 패턴은 결합되어 상기 고주파 출력 단자의 제5 커플링 커패시터를 구성하며, 상기 제23 전도 패턴, 제19 전도 패턴 및 제21 전도 패턴은 결합되어 상기 제6 커플링 커패시터를 구성하며, 상기 제3 전도 패턴 및 제7 전도 패턴은 상기 격리 커패시터와 접속하여 상기 제4 커플링 라인을 구성하며, 상기 제5 전도 패턴 및 제9 전도 패턴은 상기 고주파 출력 단자의 제4 커플링 라인을 구성하며, 상기 제4 전도 패턴 및 제8 전도 패턴은 상기 2개의 제5 커플링 커패시터 간의 직렬 접속 노드와 접속해서 상기 제4 커플링 라인을 구성하며, 상기 제21 전도 패턴 및 제26 전도 패턴은 결합되어 상기 격리 커패시터의 제6 접지 커패시터를 구성하며, 상기 제23 전도 패턴 및 제26 전도 패턴은 결합되어 상기 고주파 출력 단자의 제6 접지 커패시터를 구성하며, 그리고 상기 제22 전도 패턴 및 제26 전도 패턴은 상기 2개의 제5 커플링 커패시터 간의 직렬 접속 노드와 접속해서 상기 제6 접지 커패시터를 구성하는, 마이크로 다이플렉서.The method of claim 3,
The multi-layer substrate includes an input electrode, a first output electrode, a second output electrode, a first ground electrode, a second ground electrode, and a third ground electrode formed on two opposite sides of the multilayer substrate, The input electrode, the first output electrode, the second output electrode, and the first ground electrode to the third ground electrode correspond to the signal input terminal, the low frequency output terminal, the high frequency output terminal, and the ground, respectively In addition,
The multi-layer substrate sequentially moves downward,
A first substrate on which a first conductive pattern having two ends is formed, one end of the first conductive pattern extending to a boundary of the first substrate and electrically connected to the input electrode;
A second conductive pattern, a third conductive pattern, a fourth conductive pattern, and a fifth conductive pattern are separately arranged, each of the second conductive pattern to the fifth conductive pattern having two ends, The pattern is located below the first conductive pattern of the first substrate, one end of the second conductive pattern is connected to the other end of the first conductive pattern of the first substrate, and the third conductive pattern to the fifth conductive pattern Extending and being separated from the second conductive pattern and juxtaposed to each other;
A sixth conductive pattern, a sixth conductive pattern, a seventh conductive pattern, an eighth conductive pattern, and a ninth conductive pattern, wherein each of the sixth conductive pattern to the ninth conductive pattern has two ends, Wherein one end of the sixth conductive pattern is connected to the other end of the second conductive pattern, the seventh conductive pattern to the ninth conductive pattern are extended, and the seventh conductive pattern is positioned below the second conductive pattern of the second substrate, The pattern is located below the third conduction pattern and the two ends of the seventh conduction pattern are each connected to two ends of the third conduction pattern, the eighth conduction pattern is located below the fourth conduction pattern, The two ends of the pattern are respectively connected to the two ends of the fourth conductive pattern, the ninth conductive pattern is located below the fifth conductive pattern, and the two ends of the ninth conductive pattern are connected to the fifth conductive pattern At two ends Respectively;
The fourth substrate being a dielectric substrate having a plurality of vias formed through a fourth substrate;
A fifth substrate having a tenth conductive pattern located under the sixth conductive pattern of the third substrate and having two ends, one end of the tenth conductive pattern being connected to the other end of the sixth conductive pattern, The first conductive pattern, the second conductive pattern, the sixth conductive pattern, and the tenth conductive pattern take a helical shape that is wound around the axis as a whole;
A sixth substrate having an eleventh conductive pattern having two ends, wherein one end of the eleventh conductive pattern extends to a boundary of the sixth substrate and is electrically connected to the first output electrode, Located below the tenth conductive pattern;
A seventh substrate having a twelfth conduction pattern located below the eleventh conduction pattern of the sixth substrate and having two ends, one end of the twelfth conduction pattern being connected to the other end of the eleventh conduction pattern;
An eighth substrate having a thirteenth conduction pattern located below the twelfth conduction pattern of the seventh substrate and having a first end and a second end, the first end of the thirteenth conduction pattern comprising a tenth conduction pattern And the second end of the thirteenth conductive pattern is connected to the other end of the twelfth conductive pattern of the seventh substrate, and the eleventh conductive pattern to the thirteenth conductive pattern are connected to the other end of the thirteenth conductive pattern, - take a spiral winding;
The ninth substrate being a plurality of vias being an insulating substrate formed through a ninth substrate;
A tenth substrate having a fourteenth conductive pattern located under the seventh conductive pattern to the ninth conductive pattern of the third substrate and having two ends, one end of the fourteenth conductive pattern extending to a boundary of the tenth substrate Electrically connected to the first ground electrode;
The eleventh substrate to the fifteenth conduction pattern having a fifteenth conduction pattern formed on a part of the eleventh substrate corresponding to the fourteenth conduction pattern of the tenth substrate is connected to the other end of the eighth conduction pattern of the third substrate -;
Each of the sixteenth conductive pattern and the seventeenth conductive pattern being formed separately, wherein each of the sixteenth conductive pattern and the seventeenth conductive pattern has two ends, and the sixteenth conductive pattern and the seventeenth conductive pattern are formed on the eleventh substrate And the fifteenth conductive pattern is diffused in a region covering the sixteenth conductive pattern and the seventeenth conductive pattern, and one end of the sixteenth conductive pattern is located below the seventh conductive pattern of the third substrate And the seventeenth conductive pattern is connected to the other end of the ninth conductive pattern of the third substrate;
A seventeenth substrate on which an eighteenth conductive pattern and a nineteenth conductive pattern are formed, each of the eighteenth conductive pattern and the nineteenth conductive pattern having two ends, the nineteenth conductive pattern being a sixteenth conductive pattern of the twelfth substrate, Wherein one end of the eighteenth conductive pattern extends under a boundary of the thirteenth substrate and is electrically connected to the first output electrode;
A twenty-fourth conductive pattern, a twenty-first conductive pattern, a twenty-second conductive pattern, and a twenty-third conductive pattern are separately formed, wherein the twentieth conductive pattern is located under the eighteenth conductive pattern of the thirteenth substrate, And the 21st conduction pattern to the 23rd conduction pattern are located below the 19th conduction pattern of the 13th substrate and the 21st conduction pattern is located at the 16th conduction pattern of the 12th substrate, Wherein the twenty-second conductive pattern is connected to the fifteenth conductive pattern of the eleventh substrate, the twenty-third conductive pattern is connected to the seventeenth conductive pattern of the twelfth substrate, and the twenty-third conductive pattern One end of which extends to the boundary of the fourteenth substrate and is electrically connected to the second output electrode; And
A twenty-fourth conduction pattern, a twenty-fifth conduction pattern, and a twenty-sixth conduction pattern, wherein the twenty-fourth conduction pattern is located below the twentieth conduction pattern of the fourteenth substrate and extends to the boundary of the fifteenth substrate, 2 ground electrode, the 25 conductive pattern being located below the 21 conductive pattern of the 14 th substrate and extending to the boundary of the 15 th substrate to be electrically connected to the input electrode, Wherein the first conductive pattern is diffused in a portion of the fifteenth substrate located under the twenty-first conductive pattern to the thirtieth conductive pattern of the fourteenth substrate, and the two ends of the sixteenth conductive pattern are two opposite borders of the fifteenth substrate. And electrically connected to the first ground electrode and the third ground electrode,
/ RTI >
Wherein the first conductive pattern, the second conductive pattern, the sixth conductive pattern, and the tenth conductive pattern constitute the isolation inductor, and the eleventh conductive pattern, the twelfth conductive pattern, and the thirteenth conductive pattern constitute the first inductor The 20th conduction pattern and the 18th conduction pattern are combined to constitute the first capacitor and the 20th conduction pattern and the 24th conduction pattern are combined to constitute a first grounding capacitor of the isolation inductor, The 18 conductive pattern and the 24 conductive pattern are combined to constitute the first ground capacitor of the low frequency output terminal, the 25 conductive pattern and the 21 conductive pattern are combined to constitute the isolation capacitor, Pattern and the sixteenth conductive pattern are combined to constitute a fifth coupling capacitor of the high-frequency output terminal, and the fifteenth conductive pattern and the seventeenth conductive pattern are combined to form the high- The ninth conductive pattern and the twenty-first conductive pattern are combined to constitute the sixth coupling capacitor, and the third conductive pattern and the seventh conductive pattern constitute a fifth coupling capacitor of the third conductive pattern, And a fourth coupling line connected to the fourth conduction pattern and the fourth conduction pattern, wherein the fourth conduction pattern and the ninth conduction pattern constitute a fourth coupling line of the high frequency output terminal, Connects the series connection node between the two fifth coupling capacitors to form the fourth coupling line and the 21st conduction pattern and the 26th conduction pattern are combined to constitute the sixth grounding capacitor of the isolation capacitor , The 23rd conductive pattern and the 26th conductive pattern are combined to constitute a sixth grounded capacitor of the high frequency output terminal and the 22nd conductive pattern and the 26th conductive pattern are connected to the 2 & A fifth coupling, micro diplexer connected to the series connection node between the capacitor constituting the sixth ground capacitor.
상기 저주파 필터링 유닛은 상기 제2 밴드 패스 필터링 회로이고, 상기 고주파 필터링 유닛은 상기 제3 밴드 패스 필터링 회로인, 마이크로 다이플렉서.3. The method of claim 2,
Wherein the low-pass filtering unit is the second band-pass filtering circuit, and the high-frequency filtering unit is the third band-pass filtering circuit.
상기 다층 기판은, 상기 다층 기판의 양측 상에 형성된, 입력 전극, 제1 출력 전극, 제2 출력 전극, 제1 접지 전극, 제2 접지 전극 및 제3 접지 전극을 포함하며, 상기 입력 전극, 상기 제1 출력 전극, 상기 제2 출력 전극, 및 상기 제1 접지 전극 내지 상기 제3 접지 전극은 상기 신호 입력 단자, 상기 저주파 출력 단자, 상기 고주파 출력 단자, 및 상기 접지에 각각 대응하며,
상기 다층 기판은 순차적으로 아래 방향으로,
2개의 단부를 가지는 제1 전도 패턴, 제2 전도 패턴, 제3 전도 패턴 및 제4 전도 패턴이 개별적으로 형성된 제1 기판 - 상기 제1 전도 패턴의 한 단부는 상기 제1 기판의 경계로 확장해서 상기 입력 전극에 전기적으로 접속되고, 상기 제2 전도 패턴 내지 제4 전도 패턴이 상기 제1 전도 패턴 상에 나란하게 형성됨 - ;
복수의 비아가 제2 기판을 통해 형성된 절연 기판인 상기 제2 기판;
제5 전도 패턴, 제6 전도 패턴, 제7 전도 패턴, 제8 전도 패턴 및 제9 전도 패턴을 가지는 제3 기판 - 상기 제2 전도 패턴 내지 제9 전도 패턴 각각은 2개의 단부를 가지며, 상기 제7 전도 패턴 내지 제9 전도 패턴은 상기 제1 기판의 제2 전도 패턴 내지 제4 전도 패턴 아래에 위치하고, 상기 제8 전도 패턴의 한 단부는 상기 제3 전도 패턴의 한 단부에 접속되며, 상기 제9 전도 패턴의 한 단부는 상기 제4 전도 패턴의 한 단부에 접속됨 - ;
복수의 비아가 제4 기판을 통해 형성된 절연 기판인 상기 제4 기판;
제10 전도 패턴이 상기 제1 기판의 제1 전도 패턴 아래에 위치하고 제1 단부 및 제2 단부를 가지는 제5 기판 - 상기 제10 전도 패턴의 제1 단부는 상기 제1 전도 패턴의 다른 단부에 접속되고 상기 제10 전도 패턴의 제2 단부는 상기 제3 기판의 제9 전도 패턴의 다른 단부에 접속됨 - ;
복수의 비아가 제6 기판을 통해 형성된 절연 기판인 상기 제6 기판;
제11 전도 패턴이 상기 제1 기판의 제1 전도 패턴 아래에 위치하고 2개의 단부를 가지는 제7 기판 - 상기 제11 전도 패턴의 한 단부는 상기 제7 기판의 경계로 확장해서 상기 입력 전극에 전기적으로 접속됨 - ;
상기 제3 기판의 제7 전도 패턴 내지 제9 전도 패턴에 대응하는 상기 제7 전도 패턴의 일부의 아래에 제12 전도 패턴이 위치하는 제8 기판;
제13 전도 패턴 및 제14 전도 패턴이 상기 제8 기판의 제12 전도 패턴 아래에 위치하는 제9 기판 - 상기 제13 전도 패턴 및 제14 전도 패턴 각각은 2개의 단부를 가지며, 상기 제13 전도 패턴의 한 단부는 상기 제9 기판의 경계로 확장해서 상기 제1 출력 전극에 전기적으로 접속되며, 상기 제13 전도 패턴은 상기 제3 기판의 제7 전도 패턴의 다른 단부에 접속되고, 상기 제14 전도 패턴의 한 단부는 상기 제5 기판의 제10 전도 패턴에 접속됨 - ;
제15 전도 패턴, 제16 전도 패턴 및 제17 전도 패턴이 개별적으로 형성된 제10 기판 - 상기 제15 전도 패턴은 상기 제7 기판의 제11 전도 패턴 아래에 위치하고, 상기 제15 전도 패턴의 한 단부는 상기 제11 전도 패턴의 다른 단부에 접속되며, 상기 제16 전도 패턴은 상기 제3 기판의 제6 전도 패턴 아래에 위치하고 상기 제6 전도 패턴의 한 단부에 접속되며, 상기 제17 전도 패턴은 상기 제8 기판의 제12 전도 패턴 아래에 위치하고 상기 제3 기판의 제8 전도 패턴의 다른 단부에 접속됨 - ;
제18 전도 패턴, 제19 전도 패턴, 제20 전도 패턴, 제21 전도 패턴 및 제22 전도 패턴이 개별적으로 형성된 제11 기판 - 상기 제18 전도 패턴 및 제19 전도 패턴은 상기 제10 기판의 제16 전도 패턴 및 제15 전도 패턴 아래에 각각 위치하고, 상기 제20 전도 패턴, 제21 전도 패턴 및 제22 전도 패턴은 상기 제18 전도 패턴과 제19 전도 패턴의 공통 측 상에 나란하게 형성되며, 상기 제18 전도 패턴은 상기 제3 기판의 제5 전도 패턴의 한 단부에 접속되고, 상기 제19 전도 패턴은 상기 제10 기판의 제16 전도 패턴에 접속되고, 상기 제20 전도 패턴은 상기 제9 기판의 제13 전도 패턴에 접속되고, 상기 제21 전도 패턴은 상기 제10 기판의 제17 전도 패턴에 접속되며, 상기 제22 전도 패턴은 상기 제9 기판의 제14 전도 패턴의 다른 단부에 접속됨 - ; 및
상기 제11 기판의 제18 전도 패턴 내지 제22 전도 패턴에 대응하는 제12 기판의 일부 상에 제23 전도 패턴이 형성된 상기 제12 기판 - 상기 제23 전도 패턴은 상기 제1 접지 전극, 제2 접지 전극 및 제3 접지 전극에 각각 접속하도록 상기 제12 기판의 경계로 확장하는 3개의 단부를 가지며, 상기 제23 전도 패턴은 상기 제1 기판의 제2 전도 패턴 내지 제4 전도 패턴 각각의 다른 단부, 상기 제3 기판의 제6 전도 패턴의 다른 단부 및 상기 제5 전도 패턴의 다른 단부에 접속됨 -
을 포함하며,
상기 제1 전도 패턴 및 제10 전도 패턴은 상기 격리 인덕터를 구성하고, 상기 제4 전도 패턴 및 제9 전도 패턴은 상기 격리 인덕터와 접속해서 상기 제2 커플링 라인을 구성하고, 상기 제3 전도 패턴 및 제8 전도 패턴은 상기 2개의 제2 커플링 커패시터 간의 직렬 접속 노드와 접속해서 상기 제2 커플링 라인을 구성하고, 상기 제2 전도 패턴 및 제7 전도 패턴은 상기 저주파 출력 단자와 접속해서 상기 제2 커플링 라인을 구성하고, 상기 제17 전도 패턴 및 제22 전도 패턴이 결합하여 상기 격리 커패시터와 접속해서 상기 제2 커플링 커패시터를 구성하고, 상기 제12 전도 패턴, 제13 전도 패턴 및 제14 전도 패턴이 결합되어 상기 제3 커플링 커패시터를 구성하고, 상기 제20 전도 패턴, 제21 전도 패턴 및 제22 전도 패턴이 제23 전도 패턴과 결합해서, 상기 저주파 출력 단자에 접속해서 상기 제4 접지 커패시터를, 상기 2개의 제2 커플링 커패시터 간의 직렬 접속 노드에 접속해서 상기 제4 접지 커패시터를, 그리고 상기 격리 인덕터에 접속해서 상기 제4 접지 커패시터를 각각 구성하며, 상기 제15 전도 패턴 및 제19 전도 패턴은 결합해서 상기 격리 인덕터를 구성하고, 상기 제3 기판을 통해 형성된 복수의 비아 및 제6 전도 패턴은 상기 격리 커패시터에 접속해서 상기 제3 커플링 라인을 구성하고, 상기 제3 기판을 통해 형성된 복수의 비아 및 제5 전도 패턴은 상기 고주파 출력 단자에 접속해서 상기 제3 커플링 라인을 구성하고, 상기 제19 전도 패턴 및 제23 전도 패턴은 결합해서 상기 격리 커패시터에 접속해서 상기 제5 접지 커패시터를 구성하고, 상기 제18 전도 패턴 및 제23 전도 패턴은 결합해서 상기 고주파 출력 단자에 접속해서 상기 제5 접지 커패시터를 구성하며, 상기 제18 전도 패턴 및 제16 전도 패턴은 결합해서 상기 제4 접지 커패시터를 구성하는, 마이크로 다이플렉서.6. The method of claim 5,
The multi-layer substrate includes an input electrode, a first output electrode, a second output electrode, a first ground electrode, a second ground electrode, and a third ground electrode formed on both sides of the multilayer substrate, The first output electrode, the second output electrode, and the first ground electrode to the third ground electrode correspond to the signal input terminal, the low frequency output terminal, the high frequency output terminal, and the ground, respectively,
The multi-layer substrate sequentially moves downward,
A first substrate on which a first conductive pattern having two ends, a second conductive pattern, a third conductive pattern and a fourth conductive pattern are separately formed, one end of the first conductive pattern extending to the boundary of the first substrate The second conductive pattern to the fourth conductive pattern being formed in parallel on the first conductive pattern;
The second substrate being an insulating substrate having a plurality of vias formed through a second substrate;
A third conductive pattern having a fifth conductive pattern, a sixth conductive pattern, a seventh conductive pattern, an eighth conductive pattern, and a ninth conductive pattern, each of the second conductive pattern to the ninth conductive pattern having two ends, 7 conductive pattern to a ninth conductive pattern are located below the second conductive pattern to the fourth conductive pattern of the first substrate and one end of the eighth conductive pattern is connected to one end of the third conductive pattern, 9 one end of the conduction pattern is connected to one end of the fourth conduction pattern;
The fourth substrate being an insulating substrate having a plurality of vias formed through a fourth substrate;
A fifth substrate having a tenth conduction pattern located below the first conduction pattern of the first substrate and having a first end and a second end, the first end of the tenth conduction pattern being connected to the other end of the first conduction pattern And the second end of the tenth conductive pattern is connected to the other end of the ninth conductive pattern of the third substrate;
The sixth substrate being a plurality of vias being an insulating substrate formed through a sixth substrate;
A seventh substrate having an eleventh conductive pattern located below the first conductive pattern of the first substrate and having two ends, one end of the eleventh conductive pattern extending electrically to the input electrode, Connected -;
An eighth substrate on which a twelfth conductive pattern is disposed under a part of the seventh conductive pattern corresponding to the seventh conductive pattern to the ninth conductive pattern of the third substrate;
A thirteenth conduction pattern and a fourteenth conduction pattern are located below a twelfth conduction pattern of the eighth substrate, the thirteenth conduction pattern and the fourteenth conduction pattern each have two ends, and the thirteenth conduction pattern One end of the fourth conduction pattern extends to the boundary of the ninth substrate and is electrically connected to the first output electrode, the thirteenth conduction pattern is connected to the other end of the seventh conduction pattern of the third substrate, One end of the pattern is connected to the tenth conductive pattern of the fifth substrate;
A seventeenth conductive pattern, a sixteenth conductive pattern, and a seventeenth conductive pattern are separately formed, the fifteenth conductive pattern being located under the eleventh conductive pattern of the seventh substrate, and one end of the fifteenth conductive pattern The seventeenth conductive pattern is connected to the other end of the eleventh conductive pattern and the sixteenth conductive pattern is located below the sixth conductive pattern of the third substrate and connected to one end of the sixth conductive pattern, 8 substrate and is connected to the other end of the eighth conductive pattern of the third substrate;
The eleventh conductive pattern, the nineteenth conductive pattern, the twentieth conductive pattern, the twenty first conductive pattern, and the twenty-second conductive pattern are separately formed. The twenty-first conductive pattern, the twenty-first conductive pattern, and the twenty-second conductive pattern are formed on the common side of the eighteenth conductive pattern and the twenty-first conductive pattern, respectively, 18 conduction pattern is connected to one end of the fifth conduction pattern of the third substrate, the nineteenth conduction pattern is connected to the sixteenth conduction pattern of the tenth substrate, The 21 conductive pattern is connected to a seventeenth conductive pattern of the tenth substrate and the 22 conductive pattern is connected to the other end of the 14 conductive pattern of the ninth substrate; And
The twelfth substrate to the twenty-third conductive pattern having the twenty-third conductive pattern formed on a part of the twelfth substrate corresponding to the eighteenth conductive pattern to the twenty-second conductive pattern of the eleventh substrate may include the first ground electrode, Electrode and the third ground electrode, respectively, and the 23rd conductive pattern extends from the other end of each of the second conductive pattern to the fourth conductive pattern of the first substrate, The other end of the sixth conductive pattern of the third substrate and the other end of the fifth conductive pattern,
/ RTI >
Wherein the first conductive pattern and the tenth conductive pattern constitute the isolation inductor, the fourth conductive pattern and the ninth conductive pattern constitute the second coupling line by being connected to the isolation inductor, And the eighth conductive pattern are connected to the series connection node between the two second coupling capacitors to constitute the second coupling line, and the second conductive pattern and the seventh conductive pattern are connected to the low- The seventh conduction pattern and the twenty-second conduction pattern constitute a second coupling line, and the seventeenth conduction pattern and the twenty-second conduction pattern are combined to constitute the second coupling capacitor by being connected to the isolation capacitor, 14 conduction patterns are combined to constitute the third coupling capacitor, and the twentieth conduction pattern, the twenty first conduction pattern, and the twenty second conduction pattern are combined with the twenty third conduction pattern, Terminal to connect said fourth grounding capacitor to a series connection node between said two second coupling capacitors to connect said fourth grounding capacitor and said isolation inductor to form said fourth grounding capacitor, Wherein the plurality of vias and the sixth conductive pattern formed through the third substrate are connected to the isolation capacitor to constitute the third coupling line, A plurality of vias and a fifth conductive pattern formed through the third substrate are connected to the high frequency output terminal to constitute the third coupling line, and the nineteenth conductive pattern and the twenty third conductive pattern are combined, And the seventeenth conductive pattern and the twenty-third conductive pattern are combined to constitute the fifth grounding capacitor by being connected to the capacitor, Connected to the fifth capacitor constitute the ground, wherein the conductive patterns 18 and 16 conductive patterns are coupled to said fourth grounding capacitors, micro diplexer constituting the.
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