KR20170088767A

KR20170088767A - Semiconductor device, semiconductor system and method for operating semiconductor device

Info

Publication number: KR20170088767A
Application number: KR1020170010943A
Authority: KR
Inventors: 김아찬; 이재곤; 이민정
Original assignee: 삼성전자주식회사
Priority date: 2016-01-25
Filing date: 2017-01-24
Publication date: 2017-08-02
Anticipated expiration: 2037-01-24
Also published as: TWI756225B; CN108345350A; KR102474620B1; TW201827978A; CN108345350B

Abstract

반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법이 제공된다. 반도체 장치는, 제1 클럭 소오스(clock source)를 제어하는 제1 클럭 제어 회로(clock control circuit); IP 블록(Intellectual Property block)으로부터 수신된 IP 블록 클럭 요청에 대한 응답으로 상기 제1 클럭 제어 회로에 제1 클럭 요청을 전송하고, 상기 제1 클럭 소오스로부터 제1 클럭 신호를 제공받는 제2 클럭 소오스를 제어하는 제2 클럭 제어 회로; 및 상기 제1 클럭 소오스로부터 출력된 제1 클럭 신호 및 상기 제2 클럭 소오스로부터 출력된 제2 클럭 신호를 입력받고 상기 제1 클럭 신호 또는 상기 제2 클럭 신호를 출력 핀에 출력하는 클럭 신호 출력 회로를 포함한다.A semiconductor device, a semiconductor system, and a method of operating the semiconductor device are provided. The semiconductor device includes: a first clock control circuit for controlling a first clock source; A second clock source for receiving a first clock signal from the first clock source, and a second clock source for receiving a first clock signal from the first clock source in response to an IP block clock request received from an IP block A second clock control circuit for controlling the second clock control circuit; And a clock signal output circuit for receiving a first clock signal output from the first clock source and a second clock signal output from the second clock source and outputting the first clock signal or the second clock signal to an output pin, .

Description

Technical Field [0001] The present invention relates to a semiconductor device, a semiconductor system, and a method of operating the same.

본 발명은 반도체 장치, 반도체 시스템 및 반도체 장치의 동작 방법에 관한 것이다.The present invention relates to a semiconductor device, a semiconductor system, and a method of operating the semiconductor device.

SoC(Sytem-on-Chip)은 하나 이상의 IP 블록(Intellectual Property block), 클럭 관리 유닛(Clock Management Unit, CMU), 전력 관리 유닛(Power Management Unit, PMU) 등을 포함할 수 있다. 클럭 관리 유닛은 하나 이상의 IP 블록에 클럭 신호를 제공하는 한편, 실행 중이 아닌 IP 블록에 클럭 신호의 제공을 중지하여 SoC를 채용한 시스템에서의 불필요한 자원의 낭비를 줄일 수 있다.A system-on-chip (SoC) may include one or more IP blocks (Intellectual Property Block), a clock management unit (CMU), a power management unit (PMU), and the like. The clock management unit can provide the clock signal to one or more IP blocks while stopping the supply of the clock signal to the non-executing IP block, thereby reducing the waste of unnecessary resources in the system employing the SoC.

이와 같이 클럭 신호의 제공을 조절하기 위해, 클럭 관리 유닛에 포함되는 다양한 클럭 소오스(clock source)들, 예컨대 다중화 회로(MUX circuit), 클럭 분주 회로(clock dividing circuit), 단기 정지 회로(short stop circuit) 및 클럭 게이팅 회로(clock gating circuit) 등은 SFR(Special Function Register)를 이용한 소프트웨어에 의해 제어될 수도 있지만, 소프트웨어에 의한 제어 속도는 하드웨어에 의한 제어 속도보다 느릴 수 있다. 따라서 클럭 관리 유닛의 다양한 클럭 소오스들을 하드웨어적으로 제어하는 방안이 요구된다.In order to control the provision of the clock signal in this manner, various clock sources included in the clock management unit, such as a multiplexing circuit, a clock dividing circuit, a short stop circuit ) And a clock gating circuit may be controlled by software using SFR (Special Function Register), but the control speed by software may be slower than the control speed by hardware. Therefore, there is a need for hardware control of various clock sources of the clock management unit.

본 발명이 해결하고자 하는 기술적 과제는 하드웨어에 의한 클럭 신호 제어가 구현된 시스템에서 클럭 신호의 외부 출력을 위한 반도체 장치를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device for external output of a clock signal in a system in which clock signal control by hardware is implemented.

본 발명이 해결하고자 하는 다른 기술적 과제는 하드웨어에 의한 클럭 신호 제어가 구현된 시스템에서 클럭 신호의 외부 출력을 위한 반도체 시스템을 제공하는 것이다.It is another object of the present invention to provide a semiconductor system for external output of a clock signal in a system in which clock signal control by hardware is implemented.

본 발명이 해결하고자 하는 또 다른 기술적 과제는 하드웨어에 의한 클럭 신호 제어가 구현된 시스템에서 클럭 신호의 외부 출력을 위한 반도체 장치의 동작 방법을 제공하는 것이다.It is another object of the present invention to provide a method of operating a semiconductor device for external output of a clock signal in a system implemented with hardware clock signal control.

본 발명이 해결하고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The technical problems to be solved by the present invention are not limited to the technical problems mentioned above, and other technical problems which are not mentioned can be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 클럭 소오스(clock source)를 제어하는 제1 클럭 제어 회로(clock control circuit); IP 블록(Intellectual Property block)으로부터 수신된 IP 블록 클럭 요청에 대한 응답으로 제1 클럭 제어 회로에 제1 클럭 요청을 전송하고, 제1 클럭 소오스로부터 제1 클럭 신호를 제공받는 제2 클럭 소오스를 제어하는 제2 클럭 제어 회로; 및 제1 클럭 소오스로부터 출력된 제1 클럭 신호 및 제2 클럭 소오스로부터 출력된 제2 클럭 신호를 입력받고 제1 클럭 신호 또는 제2 클럭 신호를 출력 핀에 출력하는 클럭 신호 출력 회로를 포함한다.According to an aspect of the present invention, there is provided a semiconductor device including: a first clock control circuit for controlling a first clock source; A first clock request is sent to the first clock control circuit in response to an IP block clock request received from an IP block (intellectual property block), and a second clock source is provided to receive a first clock signal from the first clock source A second clock control circuit; And a clock signal output circuit receiving the first clock signal output from the first clock source and the second clock signal output from the second clock source and outputting the first clock signal or the second clock signal to the output pin.

본 발명의 몇몇의 실시예에서, 상기 클럭 신호 출력 회로는 동작 모드 제어 신호를 입력받아 모니터링 모드 또는 기능 모드로 동작할 수 있다.In some embodiments of the present invention, the clock signal output circuit may operate in a monitoring mode or a functional mode upon receiving an operation mode control signal.

본 발명의 몇몇의 실시예에서, 상기 클럭 신호 출력 회로가 상기 기능 모드로 동작하는 경우, 상기 클럭 신호 출력 회로는 상기 제1 클럭 제어 회로 또는 상기 제2 클럭 제어 회로에 제2 클럭 요청을 전송할 수 있다.In some embodiments of the present invention, when the clock signal output circuit operates in the functional mode, the clock signal output circuit may transmit a second clock request to the first clock control circuit or the second clock control circuit have.

본 발명의 몇몇의 실시예에서, 상기 클럭 신호 출력 회로가 상기 모니터링 모드로 동작하는 경우, 상기 클럭 신호 출력 회로는 상기 제1 클럭 제어 회로 또는 상기 제2 클럭 제어 회로에 상기 제2 클럭 요청을 전송하지 않을 수 있다.In some embodiments of the present invention, when the clock signal output circuit operates in the monitoring mode, the clock signal output circuit transmits the second clock request to the first clock control circuit or the second clock control circuit I can not.

본 발명의 몇몇의 실시예에서, 상기 클럭 신호 출력 회로는 상기 동작 모드 제어 신호에 따라 상기 클럭 신호 출력 회로의 동작 모드를 제어하는 유한 상태 기계(Finite State Machine, FSM)를 포함할 수 있다.In some embodiments of the present invention, the clock signal output circuit may include a finite state machine (FSM) that controls an operation mode of the clock signal output circuit in accordance with the operation mode control signal.

본 발명의 몇몇의 실시예에서, 상기 클럭 신호 출력 회로는 상기 제1 클럭 신호 및 상기 제2 클럭 신호 중 하나를 선택하여 출력하기 위한 다중화 회로(MUX circuit) 및 상기 다중화 회로를 제어하는 제3 클럭 제어 회로를 포함할 수 있다.In some embodiments of the present invention, the clock signal output circuit includes a multiplexing circuit for selecting and outputting one of the first clock signal and the second clock signal, and a third clock for controlling the multiplexing circuit, And a control circuit.

본 발명의 몇몇의 실시예에서, 상기 다중화 회로가 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 대한 선택을 변경하는 경우, 상기 제3 클럭 제어 회로는 상기 제1 클럭 제어 회로 및 상기 제2 클럭 제어 회로에 제3 클럭 요청 및 상기 제4 클럭 요청을 각각 전송할 수 있다.In some embodiments of the present invention, when the multiplexing circuit changes the selection for the first clock signal and the second clock signal, the third clock control circuit is configured to control the first clock control circuit and the second clock A third clock request and a fourth clock request to the control circuit, respectively.

본 발명의 몇몇의 실시예에서, 상기 다중화 회로는 상기 제3 클럭 제어 회로가 상기 제1 클럭 제어 회로 및 상기 제2 클럭 제어 회로로부터 상기 제3 클럭 요청에 대한 ACK 및 상기 제4 클럭 요청에 대한 ACK를 각각 수신한 후, 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 대한 상기 선택을 변경할 수 있다.In some embodiments of the present invention, the multiplexing circuit is configured such that the third clock control circuit receives an ACK for the third clock request and a second clock control request for the fourth clock request from the first clock control circuit and the second clock control circuit, ACK < / RTI > respectively, the selection for the first clock signal and the second clock signal may be changed.

본 발명의 몇몇의 실시예에서, 상기 클럭 신호 출력 회로는 상기 다중화 회로로부터 출력된 클럭 신호를 분주하기 위한 클럭 분주 회로(clock dividing circuit) 및 상기 클럭 분주 회로를 제어하는 제4 클럭 제어 회로를 더 포함할 수 있다.In some embodiments of the present invention, the clock signal output circuit further comprises a clock dividing circuit for dividing the clock signal output from the multiplexing circuit and a fourth clock control circuit for controlling the clock dividing circuit .

본 발명의 몇몇의 실시예에서, 상기 분주 회로가 분주율(dividing ratio)을 변경하는 경우, 상기 제4 클럭 제어 회로는 상기 제3 클럭 제어 회로에 제5 클럭 요청을 전송할 수 있다.In some embodiments of the invention, if the divider circuit changes the dividing ratio, the fourth clock control circuit may send a fifth clock request to the third clock control circuit.

본 발명의 몇몇의 실시예에서, 상기 분주 회로는 상기 제4 클럭 제어 회로가 상기 제3 클럭 제어 회로로부터 상기 제5 클럭 요청에 대한 ACK를 수신한 후, 상기 분주율을 변경할 수 있다.In some embodiments of the present invention, the frequency divider circuit may change the frequency division ratio after the fourth clock control circuit receives an ACK for the fifth clock request from the third clock control circuit.

본 발명의 몇몇의 실시예에서, 상기 클럭 신호 출력 회로는 상기 출력 핀에 출력되는 클럭 신호를 게이팅하기 위한 클럭 게이팅 회로를 포함할 수 있다.In some embodiments of the invention, the clock signal output circuit may include a clock gating circuit for gating the clock signal output to the output pin.

본 발명의 몇몇의 실시예에서, 상기 제1 클럭 소오스 또는 상기 제2 클럭 소오스는 다중화 회로(MUX circuit), 클럭 분주 회로(clock dividing circuit), 단기 정지 회로(short stop circuit) 및 클럭 게이팅 회로(clock gating circuit) 중 적어도 하나를 포함할 수 있다.In some embodiments of the present invention, the first clock source or the second clock source comprises a multiplexer circuit, a clock dividing circuit, a short stop circuit, and a clock gating circuit a clock gating circuit, and the like.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 클럭 소오스(clock source)를 제어하는 제1 클럭 제어 회로(clock control circuit); IP 블록(Intellectual Property block)으로부터 수신된 IP 블록 클럭 요청에 대한 응답으로 제1 클럭 제어 회로에 제1 클럭 요청을 전송하고, 제1 클럭 소오스로부터 제1 클럭 신호를 제공받는 제2 클럭 소오스를 제어하는 제2 클럭 제어 회로; 및 제1 클럭 소오스로부터 출력된 제1 클럭 신호 및 제2 클럭 소오스로부터 출력된 제2 클럭 신호를 입력받는 다중화 회로(MUX circuit)를 제어하는 제3 클럭 제어 회로 및 다중화 회로로부터 출력된 클럭 신호를 분주하는 클럭 분주 회로(clock dividing circuit)를 제어하는 제4 클럭 제어 회로를 포함하는 클럭 신호 출력 회로를 포함한다.According to another aspect of the present invention, there is provided a semiconductor device including: a first clock control circuit for controlling a first clock source; A first clock request is sent to the first clock control circuit in response to an IP block clock request received from an IP block (intellectual property block), and a second clock source is provided to receive a first clock signal from the first clock source A second clock control circuit; A third clock control circuit for controlling a multiplexing circuit (MUX circuit) receiving the first clock signal output from the first clock source and the second clock signal output from the second clock source, and a third clock control circuit for controlling the clock signal output from the multiplexing circuit And a clock signal output circuit including a fourth clock control circuit for controlling the frequency dividing circuit.

본 발명의 몇몇의 실시예에서, 상기 제3 클럭 제어 회로는 상기 제1 클럭 제어 회로 및 상기 제2 클럭 제어 회로로부터 상기 제3 클럭 요청에 대한 ACK 및 상기 제4 클럭 요청에 대한 ACK를 각각 수신한 후, 상기 다중화 회로에 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 대한 상기 선택을 변경하도록 하는 제어 신호를 전송할 수 있다.In some embodiments of the present invention, the third clock control circuit receives an ACK for the third clock request and an ACK for the fourth clock request from the first clock control circuit and the second clock control circuit, respectively And transmit a control signal to the multiplexing circuit to change the selection for the first clock signal and the second clock signal.

본 발명의 몇몇의 실시예에서, 상기 제4 클럭 제어 회로는 상기 제3 클럭 제어 회로로부터 상기 제5 클럭 요청에 대한 ACK를 수신한 후, 상기 분주 회로에 상기 분주율을 변경하도록 하는 제어 신호를 전송할 수 있다.In some embodiments of the present invention, the fourth clock control circuit receives a control signal for changing the frequency division ratio to the frequency division circuit after receiving the ACK for the fifth clock request from the third clock control circuit Lt; / RTI >

본 발명의 몇몇의 실시예에서, 상기 클럭 신호 출력 회로는 상기 클럭 분주 회로로부터 출력되는 클럭 신호를 게이팅하기 위한 클럭 게이팅 회로를 더 포함할 수 있다.In some embodiments of the present invention, the clock signal output circuit may further include a clock gating circuit for gating the clock signal output from the clock dividing circuit.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 시스템은, 하나 이상의 IP 블록(Intellectual Property block) 및 IP 블록에 클럭 신호를 제공하는 클럭 관리 유닛(Clock Management Unit, CMU)을 포함하는 SoC(System-on-Chip); 및 SoC와 전기적으로 접속된 하나 이상의 외부 장치(external device)를 포함하고, 클럭 관리 유닛은, 제1 클럭 소오스(clock source)를 제어하는 제1 클럭 제어 회로(clock control circuit); IP 블록(Intellectual Property block)으로부터 수신된 IP 블록 클럭 요청에 대한 응답으로 제1 클럭 제어 회로에 제1 클럭 요청을 전송하고, 제1 클럭 소오스로부터 제1 클럭 신호를 제공받는 제2 클럭 소오스를 제어하는 제2 클럭 제어 회로; 및 제1 클럭 소오스로부터 출력된 제1 클럭 신호 및 제2 클럭 소오스로부터 출력된 제2 클럭 신호를 입력받고 제1 클럭 신호 또는 제2 클럭 신호를 SoC의 출력 핀에 출력하는 클럭 신호 출력 회로를 포함한다.According to an aspect of the present invention, there is provided a semiconductor system including a clock management unit (CMU) for providing a clock signal to at least one IP block (Intellectual Property Block) and an IP block System-on-Chip (SoC); And at least one external device electrically connected to the SoC, the clock management unit comprising: a first clock control circuit for controlling a first clock source; A first clock request is sent to the first clock control circuit in response to an IP block clock request received from an IP block (intellectual property block), and a second clock source is provided to receive a first clock signal from the first clock source A second clock control circuit; And a clock signal output circuit receiving the first clock signal output from the first clock source and the second clock signal output from the second clock source and outputting the first clock signal or the second clock signal to the output pin of the SoC do.

본 발명의 몇몇의 실시예에서, 상기 외부 장치는 메모리 장치, 디스플레이 장치, 네트워크 장치, 스토리지 장치 및 입출력 장치 중 적어도 하나를 포함하고, 상기 SoC는 상기 외부 장치를 제어할 수 있다.In some embodiments of the present invention, the external device includes at least one of a memory device, a display device, a network device, a storage device, and an input / output device, and the SoC can control the external device.

본 발명의 몇몇의 실시예에서, 상기 IP 블록은 상기 메모리 장치를 제어하는 메모리 컨트롤러, 상기 디스플레이 장치를 제어하는 디스플레이 컨트롤러, 상기 네크워크 장치를 제어하는 네트워크 컨트롤러, 상기 스토리지 장치를 제어하는 스토리지 컨트롤러 및 상기 입출력 장치를 제어하는 입출력 컨트롤러 중 적어도 하나를 포함할 수 있다.In some embodiments of the present invention, the IP block includes a memory controller for controlling the memory device, a display controller for controlling the display device, a network controller for controlling the network device, a storage controller for controlling the storage device, And an input / output controller for controlling the input / output device.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 제1 클럭 제어 회로에 의해 제어되는 제1 클럭 소오스 및 제2 클럭 제어 회로에 의해 제어되는 제2 클럭 소오스로부터 각각 출력된 제1 클럭 신호 및 제2 클럭 신호를 입력받고, 제3 클럭 제어 회로에 의해 제어되는 다중화 회로(MUX circuit)를 이용하여 제1 클럭 신호 및 제2 클럭 신호 중 어느 하나를 선택하고, 제4 클럭 제어 회로에 의해 제어되는 클럭 분주 회로(clock dividing circuit)를 선택된 클럭 신호를 분주하고, 분주된 클럭 신호를 출력 핀에 출력하는 것을 포함하되, 제2 클럭 제어 회로는 제1 클럭 회로에 제1 클럭 요청을 전송하고, 제2 클럭 소오스는 제1 클럭 소오스로부터 출력된 클럭 신호를 입력받는다.According to an aspect of the present invention, there is provided a method for operating a semiconductor device, the method comprising: a first clock source controlled by a first clock control circuit; a second clock source controlled by a second clock control circuit; A first clock signal and a second clock signal which are outputted respectively and a first clock signal and a second clock signal by using a multiplexing circuit controlled by a third clock control circuit, Dividing the selected clock signal by a clock dividing circuit controlled by a fourth clock control circuit and outputting the divided clock signal to an output pin, wherein the second clock control circuit comprises a first clock circuit The first clock source transmits a first clock request, and the second clock source receives a clock signal output from the first clock source.

본 발명의 몇몇의 실시예에서, 상기 방법은, 모니터링 모드 또는 기능 모드를 결정하는 동작 모드 제어 신호를 입력받는 것을 더 포함할 수 있다.In some embodiments of the invention, the method may further comprise receiving an operating mode control signal for determining a monitoring mode or a functional mode.

본 발명의 몇몇의 실시예에서, 상기 방법은, 상기 기능 모드에서, 상기 제1 클럭 제어 회로 또는 상기 제2 클럭 제어 회로에 제2 클럭 요청을 전송하는 것을 더 포함할 수 있다.In some embodiments of the present invention, the method may further comprise, in the functional mode, sending a second clock request to the first clock control circuit or the second clock control circuit.

본 발명의 몇몇의 실시예에서, 상기 방법은, 상기 모니터링 모드에서, 클럭 게이팅 회로를 이용하여 상기 출력 핀에 출력되는 클럭 신호를 게이팅하는 것을 더 포함할 수 있다.In some embodiments of the present invention, the method may further comprise, in the monitoring mode, gating the clock signal output to the output pin using a clock gating circuit.

본 발명의 몇몇의 실시예에서, 상기 제1 클럭 신호 및 상기 제2 클럭 신호 중 어느 하나를 선택하는 것은, 상기 제1 클럭 신호를 선택하고, 제3 클럭 요청 및 상기 제4 클럭 요청을 상기 제3 클럭 제어 회로로부터 상기 제1 클럭 제어 회로 및 상기 제2 클럭 제어 회로에 전송하고, 상기 제2 클럭 신호를 선택하는 것을 더 포함할 수 있다.In some embodiments of the present invention, selecting either the first clock signal or the second clock signal may comprise selecting the first clock signal, selecting a third clock request and a fourth clock request, 3 clock control circuit to the first clock control circuit and the second clock control circuit, and selecting the second clock signal.

본 발명의 몇몇의 실시예에서, 상기 제2 클럭 신호를 선택하는 것은, 상기 제3 클럭 제어 회로가 상기 제1 클럭 제어 회로 및 상기 제2 클럭 제어 회로로부터 상기 제3 클럭 요청에 대한 ACK 및 상기 제4 클럭 요청에 대한 ACK를 각각 수신한 후, 상기 제2 클럭 신호를 선택하는 것을 포함할 수 있다.In some embodiments of the present invention, the selection of the second clock signal may be such that the third clock control circuit receives an ACK for the third clock request from the first clock control circuit and the second clock control circuit, And receiving the ACK for the fourth clock request, respectively, and then selecting the second clock signal.

본 발명의 몇몇의 실시예에서, 상기 선택된 클럭 신호를 분주하는 것은, 제5 클럭 요청을 상기 제4 클럭 제어 회로로부터 상기 제3 클럭 제어 회로에 전송하고, 상기 분주 회로의 분주율(dividing ratio)을 변경하는 것을 더 포함할 수 있다.In some embodiments of the present invention, dividing the selected clock signal may include transmitting a fifth clock request from the fourth clock control circuit to the third clock control circuit, dividing the divider ratio of the divider circuit, May be changed.

본 발명의 몇몇의 실시예에서, 상기 분주율을 변경하는 것은, 상기 제3 클럭 제어 회로로부터 상기 제5 클럭 요청에 대한 ACK를 수신한 후, 상기 분주율을 변경하는 것을 포함할 수 있다.In some embodiments of the present invention, changing the division ratio may include changing the division ratio after receiving an ACK for the fifth clock request from the third clock control circuit.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.
도 2는 본 발명의 일 실시예에 따른 클럭 신호 출력 회로를 설명하기 위한 개략도이다.
도 3는 본 발명의 일 실시예에 따른 클럭 신호 출력 회로의 동작 방법을 설명하기 위한 개략도이다.
도 4는 본 발명의 다른 실시예에 따른 클럭 신호 출력 회로의 동작 방법을 설명하기 위한 개략도이다.
도 5는 본 발명의 또 다른 실시예에 따른 클럭 신호 출력 회로의 동작 방법을 설명하기 위한 개략도이다.
도 6은 본 발명의 또 다른 실시예에 따른 클럭 신호 출력 회로의 동작 방법을 설명하기 위한 개략도이다.
도 7은 본 발명의 몇몇의 실시예에 따른 반도체 장치 및 반도체 장치의 동작 방법이 적용될 수 있는 반도체 시스템의 블록도이다.1 is a schematic view for explaining a semiconductor device according to an embodiment of the present invention.
2 is a schematic diagram for explaining a clock signal output circuit according to an embodiment of the present invention.
3 is a schematic diagram for explaining a method of operating a clock signal output circuit according to an embodiment of the present invention.
4 is a schematic diagram for explaining a method of operating a clock signal output circuit according to another embodiment of the present invention.
5 is a schematic diagram for explaining a method of operating a clock signal output circuit according to another embodiment of the present invention.
6 is a schematic diagram for explaining a method of operating a clock signal output circuit according to another embodiment of the present invention.
7 is a block diagram of a semiconductor system to which a semiconductor device and a method of operating a semiconductor device according to some embodiments of the present invention may be applied.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. The relative sizes of layers and regions in the figures may be exaggerated for clarity of illustration. Like reference numerals refer to like elements throughout the specification.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. One element is referred to as being "connected to " or" coupled to "another element, either directly connected or coupled to another element, One case. On the other hand, when one element is referred to as being "directly connected to" or "directly coupled to " another element, it does not intervene another element in the middle. Like reference numerals refer to like elements throughout the specification. "And / or" include each and every combination of one or more of the mentioned items.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. Although the first, second, etc. are used to describe various elements, components and / or sections, it is needless to say that these elements, components and / or sections are not limited by these terms. These terms are only used to distinguish one element, element or section from another element, element or section. Therefore, it goes without saying that the first element, the first element or the first section mentioned below may be the second element, the second element or the second section within the technical spirit of the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that the terms "comprises" and / or "comprising" used in the specification are intended to be inclusive in a manner similar to the components, steps, operations, and / Or additions.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless defined otherwise, all terms (including technical and scientific terms) used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 개략도이다.1 is a schematic view for explaining a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1)는 클럭 관리 유닛(Clock Management Unit, CMU)(100), IP 블록(Intellectual Property block, IP block)(200, 210) 및 전력 관리 유닛(Power Management Unit, PMU)(300)을 포함한다. 본 발명의 다양한 실시예에 따른 반도체 장치(1)는 SoC(System-on-Chip)으로 구현될 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.1, a semiconductor device 1 according to an embodiment of the present invention includes a clock management unit (CMU) 100, an IP block 200 and 210, And a power management unit (PMU) The semiconductor device 1 according to various embodiments of the present invention may be implemented as a SoC (System-on-Chip), but the scope of the present invention is not limited thereto.

클럭 관리 유닛(100)은 IP 블록(200, 210)에 클럭 신호를 제공한다. 본 실시예에서, 클럭 관리 유닛(100)은 클럭 컴포넌트(Clock Component)(120a, 120b, 120c, 120d, 120e, 120f, 120g), 채널 관리 회로(Channel Management circuit, CM)(130, 132) 및 클럭 관리 유닛 컨트롤러(Clock Management Controller, CMU Controller)(110)를 포함한다. 클럭 컴포넌트(120a, 120b, 120c, 120d, 120e, 120f, 120g)는 IP 블록(200, 210)에 제공할 클럭 신호를 생성하고, 채널 관리 회로(130, 132)는 클럭 컴포넌트(120f, 120g)와 IP 블록(200, 210) 사이에 배치되어 클럭 관리 유닛(100)과 IP 블록(200, 210) 사이의 통신 채널(Channel, CH)을 제공한다. 그리고 클럭 관리 유닛 컨트롤러(110)는 클럭 컴포넌트(120a, 120b, 120c, 120d, 120e, 120f, 120g)를 이용하여 IP 블록(200, 210)에 클럭 신호를 제공한다.The clock management unit 100 provides a clock signal to the IP blocks 200 and 210. In this embodiment, the clock management unit 100 includes clock components 120a, 120b, 120c, 120d, 120e, 120f, and 120g, a channel management circuit (CM) And a clock management unit controller 110 (CMU Controller). The clock components 120a, 120b, 120c, 120d, 120e, 120f and 120g generate clock signals to be provided to the IP blocks 200 and 210. The channel management circuits 130 and 132 generate clock signals 120f and 120g, And provides a communication channel (Channel, CH) between the clock management unit 100 and the IP blocks 200 and 210, The clock management unit controller 110 provides the clock signals to the IP blocks 200 and 210 using the clock components 120a, 120b, 120c, 120d, 120e, 120f, and 120g.

본 발명의 몇몇의 실시예에서, 채널 관리 회로(130, 132)가 제공하는 통신 채널(CH)은 ARM 사의 LPI(Low Power Interface), Q-채널 인터페이스(Q-Channel Interface) 또는 P-채널 인터페이스(P-Channel Interface)에 따르도록 구현될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니고, 구현 목적에 따라 정해진 임의의 통신 프로토콜을 따르는 통신 채널(CH)로 구현될 수 있다.In some embodiments of the present invention, the communication channel (CH) provided by the channel management circuit (130, 132) may be a Low Power Interface (LPI), a Q-Channel Interface (P-Channel Interface). However, the scope of the present invention is not limited thereto, and may be implemented in a communication channel (CH) conforming to any communication protocol determined according to the implementation purpose.

클럭 컴포넌트(120a, 120b, 120c, 120d, 120e, 120f, 120g)는 각각 클럭 소오스(Clock Source, CS)(124a, 124b, 124c, 124d, 124e, 124f, 124g)와, 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f, 124g)를 각각 제어하는 클럭 제어 회로(Clock Control circuit, CC)(122a, 122b, 122c, 122d, 122e, 122f, 122g)를 포함한다. 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f, 124g)는, 예컨대, 다중화 회로(MUX circuit), 클럭 분주 회로(clock dividing circuit), 단기 정지 회로(short stop circuit), 클럭 게이팅 회로(clock gating circuit) 등을 포함할 수 있다.Each of the clock components 120a, 120b, 120c, 120d, 120e, 120f, and 120g includes a clock source (CS) 124a, 124b, 124c, 124d, 124e, 124f, 124g, 122b, 122c, 122d, 122e, 122f, and 122g for controlling the clock signals 124a, 124b, 124c, 124d, 124e, 124f, 124g. The clock sources 124a, 124b, 124c, 124d, 124e, 124f and 124g may be, for example, a multiplexer circuit, a clock dividing circuit, a short stop circuit, a clock gating circuit clock gating circuit, and the like.

클럭 컴포넌트(120a, 120b, 120c, 120d, 120e, 120f, 120g)는 서로 간에 부모-자식 관계를 형성한다. 본 실시예에서 클럭 컴포넌트(120a)는 클럭 컴포넌트(120b)의 부모이고, 클럭 컴포넌트(120b)는 클럭 컴포넌트(120a)의 자식이자 클럭 컴포넌트(120c)의 부모이다. 또한 클럭 컴포넌트(120e)는 2 개의 클럭 컴포넌트(120f, 120g)의 부모이고, 클럭 컴포넌트(120f, 120g)는 클럭 컴포넌트(120e)의 자식이다. 한편, 본 실시예에서 PLL(Phase Locked Loop)에 가장 가깝도록 배치된 클럭 컴포넌트(120a)는 루트(root) 클럭 컴포넌트이고, IP 블록(200, 210)에 가장 가깝도록 배치된 클럭 컴포넌트(120f, 120g)는 리프(leaf) 클럭 컴포넌트이다. 이와 같은 부모-자식 관계는 클럭 컴포넌트(120a, 120b, 120c, 120d, 120e, 120f, 120g) 간의 부모-자식 관계에 따라 필연적으로 클럭 제어 회로(122a, 122b, 122c, 122d, 122e, 122f, 122g) 간, 그리고 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f, 124g) 간에도 형성된다.The clock components 120a, 120b, 120c, 120d, 120e, 120f, and 120g form a parent-child relationship with each other. In this embodiment, the clock component 120a is the parent of the clock component 120b and the clock component 120b is the child of the clock component 120a and the parent of the clock component 120c. The clock component 120e is also the parent of the two clock components 120f and 120g and the clock components 120f and 120g are the children of the clock component 120e. Meanwhile, in this embodiment, the clock component 120a arranged closest to the PLL (Phase Locked Loop) is a root clock component and the clock components 120f, 120f arranged closest to the IP blocks 200, 120g) is a leaf clock component. This parent-child relationship necessarily requires the clock control circuits 122a, 122b, 122c, 122d, 122e, 122f, 122g, 120g, 120f, 120g, ), And between the clock sources (124a, 124b, 124c, 124d, 124e, 124f, 124g).

클럭 제어 회로(122a, 122b, 122c, 122d, 122e, 122f, 122g)는 부모와 자식 간에 클럭 요청(REQ) 및 이에 대한 애크(acknowledgement)(ACK)를 주고 받으며, IP 블록(200, 210)에 클럭 신호를 제공한다. The clock control circuits 122a, 122b, 122c, 122d, 122e, 122f and 122g transmit and receive a clock request (REQ) and an acknowledgment (ACK) between the parent and the child, Clock signal.

예를 들어, IP 블록(200)이 클럭 신호를 필요로 하지 않는 경우, 예컨대 IP 블록(200)이 슬립(sleep) 상태가 되어야 할 필요가 있는 경우, 클럭 관리 유닛(100)은 IP 블록(200)에 대한 클럭 신호의 제공을 중지한다.For example, if the IP block 200 does not need a clock signal, for example, if the IP block 200 needs to be in a sleep state, the clock management unit 100 may determine that the IP block 200 ) Of the clock signal.

구체적으로, 채널 관리 회로(130)는, 클럭 관리 유닛(100) 또는 클럭 관리 유닛 컨트롤러(110)의 제어 하에, IP 블록(200)에 클럭 신호의 제공을 중지하겠다는 제1 신호를 전송한다. 제1 신호를 수신한 IP 블록(200)은 처리 중인 작업을 완료한 후 클럭 신호가 중지되어도 좋다는 제2 신호를 채널 관리 회로(130)에 전송한다. 채널 관리 회로(130)는 IP 블록(200)으로부터 제2 신호를 수신한 후, 자신의 부모에 해당하는 클럭 컴포넌트(120f)에 클럭 신호의 제공을 중지할 것을 요청한다.Specifically, under the control of the clock managing unit 100 or the clock managing unit controller 110, the channel managing circuit 130 transmits a first signal to stop the provision of the clock signal to the IP block 200. After receiving the first signal, the IP block 200 transmits a second signal to the channel management circuit 130 indicating that the clock signal may be stopped after completing the processing in process. The channel management circuit 130 receives the second signal from the IP block 200 and then requests the clock component 120f corresponding to its parent to stop providing the clock signal.

일례로, 만일 채널 관리 회로(130)가 제공하는 통신 채널(CH)이 Q-채널 인터페이스를 따르는 경우라면, 채널 관리 회로(130)는 IP 블록(200)에 제1 논리 값(예컨대, 논리 로우(logic low), 이하 L로 표시)을 갖는 QREQn 신호를 제1 신호로서 전송한다. 이후 채널 관리 회로(130)는 IP 블록(200)으로부터, 예컨대 제1 논리 값을 갖는 QACCEPTn 신호를 제2 신호로서 수신한 후, 클럭 컴포넌트(120f)에, 예컨대 제1 논리 값을 갖는 클럭 요청(REQ)를 전송한다. 이 경우, 상기 제1 논리 값을 갖는 클럭 요청(REQ)은 "클럭 제공 중지 요청"을 말한다.For example, if the communication channel CH provided by the channel management circuit 130 follows a Q-channel interface, the channel management circuit 130 may provide the IP block 200 with a first logical value (e.g., (logic low), hereinafter referred to as L) as a first signal. The channel management circuit 130 then receives from the IP block 200, for example, a QACCEPTn signal having a first logic value as a second signal and then transmits to the clock component 120f a clock request (e.g., REQ). In this case, the clock request (REQ) having the first logical value is a "clock provision stop request ".

채널 관리 회로(130)로부터 제1 논리 값을 갖는 클럭 요청(REQ), 즉 클럭 제공 중지 요청을 수신한 클럭 제어 회로(122f)는 클럭 소오스(124f)(예컨대, 클럭 게이팅 회로)를 디스에이블(disable)하여 클럭 신호의 제공을 중지하고, 이에 따라 IP 블록(200)은 슬립 모드로 진입할 수 있게 된다. 이 과정에서 클럭 제어 회로(122f)는 제1 논리 값을 갖는 애크(ACK)를 채널 관리 회로(130)에 제공할 수 있다. 유의할 점은 채널 관리 회로(130)가 제1 논리 값을 갖는 클럭 제공 중지 요청을 전송한 후 제1 논리 값을 갖는 애크(ACK)를 수신했다고 해서 클럭 소오스(124f)로부터의 클럭 제공의 중지가 보장되는 것은 아니다. 다만, 상기 애크(ACK)는, 채널 관리 회로(130)의 부모인 클럭 컴포넌트(120f)가 채널 관리 회로(130)에 더 이상 클럭 제공을 할 필요가 없다는 것을 클럭 제어 회로(122f)가 인지했다는 의미를 가질 뿐이다.The clock control circuit 122f that receives the clock request (REQ), i.e., the clock provisioning stop request, having the first logic value from the channel management circuit 130 disables the clock source 124f (e.g., clock gating circuit) disable the clock signal to stop providing the clock signal, so that the IP block 200 can enter the sleep mode. In this process, the clock control circuit 122f may provide the channel management circuit 130 with an ACK having the first logical value. It should be noted that if the channel management circuit 130 receives an ACK having a first logical value after transmitting a clock provisioning stop request having the first logical value, then the stop of the clock supply from the clock source 124f It is not guaranteed. The ACK indicates that the clock control circuit 122f has recognized that the clock component 120f, which is the parent of the channel management circuit 130, no longer needs to provide the clock to the channel management circuit 130 It only has meaning.

한편, 클럭 컴포넌트(120f)의 클럭 제어 회로(122f)는 자신의 부모에 해당하는 클럭 컴포넌트(120e)의 클럭 제어 회로(122e)에 제1 논리 값을 갖는 클럭 요청(REQ)을 전송한다. 만일 IP 블록(210) 역시 클럭 신호를 필요로 하지 않는 경우, 예컨대 클럭 제어 회로(122e)가 클럭 제어 회로(122g)로부터 클럭 제공 중지 요청을 수신한 경우라면, 클럭 제어 회로(122e)는 클럭 소오스(124e)(예컨대, 클럭 분주 회로)를 디스에이블하여 클럭 신호의 제공을 중지한다. 이에 따라 IP 블록(200, 210)은 슬립 모드로 진입할 수 있게 된다.Meanwhile, the clock control circuit 122f of the clock component 120f transmits a clock request (REQ) having the first logic value to the clock control circuit 122e of the clock component 120e corresponding to its parent. If the IP block 210 also does not require a clock signal, for example, if the clock control circuit 122e receives a clock provisioning stop request from the clock control circuit 122g, (E. G., A clock divider circuit) to stop providing the clock signal. Accordingly, the IP blocks 200 and 210 can enter the sleep mode.

이와 같은 동작은 다른 클럭 제어 회로(122a, 122b, 122c, 122d)에 대해서도 마찬가지로 수행될 수 있다.This operation can be similarly performed for the other clock control circuits 122a, 122b, 122c, and 122d.

이와 다르게, 클럭 컴포넌트(120f)의 클럭 제어 회로(122f)가 자신의 부모에 해당하는 클럭 컴포넌트(120e)의 클럭 제어 회로(122e)에 제1 논리 값을 갖는 클럭 요청(REQ)을 전송하였지만, IP 블록(210)이 실행(running) 상태에 있는 경우라면, 클럭 제어 회로(122e)는 클럭 소오스(124e)를 디스에이블할 수 없다. 이후 IP 블록(210)이 더 이상 클럭 신호를 필요로 하지 않는 경우가 되어서야 비로소 클럭 제어 회로(122e)는 클럭 소오스(124e)를 디스에이블하고 자신의 부모에 해당하는 클럭 제어 회로(120d)에 제1 논리 값을 갖는 클럭 요청(REQ)을 전송할 수 있다. 즉, 클럭 제어 회로(122e)는 자식에 해당하는 클럭 제어 회로(122f, 122g) 모두로부터 클럭 제공 중지 요청을 수신한 경우에만 클럭 소오스(124e)를 디스에이블할 수 있다.Alternatively, the clock control circuit 122f of the clock component 120f has transmitted a clock request (REQ) with the first logic value to the clock control circuit 122e of the clock component 120e corresponding to its parent, If the IP block 210 is in a running state, the clock control circuit 122e can not disable the clock source 124e. Until the IP block 210 no longer needs a clock signal, the clock control circuit 122e disables the clock source 124e and notifies the clock control circuit 120d corresponding to its parent Lt; RTI ID = 0.0 > (REQ). &Lt; / RTI > That is, the clock control circuit 122e may disable the clock source 124e only when it receives a clock supply stop request from all of the clock control circuits 122f and 122g corresponding to the child.

한편, IP 블록(200, 210)이 슬립 상태에 있어서 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f)가 모두 디스에이블되었다가 IP 블록(200)이 실행 상태로 진입한 경우, 클럭 관리 유닛(100)은 IP 블록(200, 210)에 대한 클럭 신호의 제공을 재개한다.On the other hand, when the IP blocks 200 and 210 are in the sleep state and all of the clock sources 124a, 124b, 124c, 124d, 124e, and 124f are disabled and the IP block 200 enters the execution state, The unit 100 resumes providing the clock signal to the IP blocks 200 and 210.

채널 관리 회로(130)는 자신의 부모에 해당하는 클럭 컴포넌트(120f)의 클럭 제어 회로(122f)에 제2 논리 값(예컨대, 논리 하이(logic high), 이하 H로 표시)을 갖는 클럭 요청(REQ)을 전송하고, 클럭 제어 회로(122f)로부터의 애크(ACK)를 대기한다. 여기서 제2 논리 값을 갖는 클럭 요청(REQ)은 "클럭 제공 요청"을 말하고, 클럭 제공 요청에 대한 애크(ACK)는 클럭 소오스(124f)로부터 클럭 제공이 재개되었음을 의미한다. 클럭 제어 회로(122f)는 클럭 소오스(124f)(예컨대, 클럭 게이팅 회로)를 바로 인에이블(enable)하지 못하고, 부모로부터 클럭 신호가 제공되기를 대기한다. The channel management circuit 130 sends a clock request (e. G., A logic high) to the clock control circuit 122f of the clock component 120f corresponding to its parent REQ and waits for an ACK from the clock control circuit 122f. Here, a clock request (REQ) having a second logical value refers to a "clock provision request", and an ACK for a clock supply request means that the clock supply from the clock source 124f has resumed. Clock control circuit 122f does not immediately enable clock source 124f (e.g., a clock gating circuit) and waits for a clock signal to be provided from the parent.

다음으로 클럭 제어 회로(122f)는 자신의 부모에 해당하는 클럭 제어회로(122e)에 제2 논리 값을 갖는 클럭 요청(REQ), 즉 클럭 제공 요청을 전송하고, 클럭 제어 회로(122e)로부터의 애크(ACK)를 대기한다. 이와 같은 동작은 클럭 제어 회로(122a, 122b, 122c, 122d)에 대해서도 마찬가지로 수행될 수 있다.Next, the clock control circuit 122f transmits a clock request (REQ) having a second logic value, that is, a clock supply request to the clock control circuit 122e corresponding to its parent, And waits for an ACK. This operation can be similarly performed for the clock control circuits 122a, 122b, 122c, and 122d.

클럭 제어 회로(122b)로부터 제2 논리 값을 갖는 클럭 요청(REQ)를 수신한 루트 클럭 컴포넌트인 클럭 제어 회로(122a)는 클럭 소오스(124a)(예컨대, 다중화 회로)를 인에이블하고 애크(ACK)를 클럭 제어 회로(122b)에 전송한다. 이와 같은 방식으로 클럭 소오스(124b, 124c, 124d, 124d, 124e)가 순차적으로 인에이블되면 비로소 클럭 제어 회로(122e)는 클럭 제어 회로(122f)에 클럭 소오스(124e)로부터 클럭 제공이 재개되었음을 알리는 애크(ACK)를 전송한다. 애크(ACK)를 수신한 클럭 제어 회로(122f)는 비로소 클럭 소오스(124f)를 인에이블하여 클럭 신호를 IP 블록(200)에 제공하고, 채널 관리 회로(130)에 애크(ACK)를 제공한다.The clock control circuit 122a, which is the root clock component that received the clock request REQ with the second logical value from the clock control circuit 122b, enables the clock source 124a (e.g., multiplexing circuit) To the clock control circuit 122b. When the clock sources 124b, 124c, 124d, 124d, and 124e are sequentially enabled in this manner, the clock control circuit 122e notifies the clock control circuit 122f that the clock supply from the clock source 124e has resumed And transmits an ACK. The clock control circuit 122f receiving the ACK only enables the clock source 124f to provide a clock signal to the IP block 200 and provides an ACK to the channel management circuit 130 .

이와 같이 클럭 제어 회로(122a, 122b, 122c, 122d, 122e, 122f, 122g)는 부모와 자식 간에 클럭 요청(REQ) 및 이에 대한 애크 (ACK)를 주고 받는 풀 핸드셰이크(full handshake) 방식으로 동작한다. 이에 따라, 클럭 제어 회로(122a, 122b, 122c, 122d, 122e, 122f, 122g)는 하드웨어적으로 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f, 124g)를 제어하여 IP 블록(200, 210)에 제공되는 클럭 신호를 제어할 수 있다.In this manner, the clock control circuits 122a, 122b, 122c, 122d, 122e, 122f, and 122g operate in a full handshake mode in which a clock request (REQ) do. Accordingly, the clock control circuits 122a, 122b, 122c, 122d, 122e, 122f and 122g control the clock sources 124a, 124b, 124c, 124d, 124e, 124f, 210, respectively.

이들 클럭 제어 회로(122a, 122b, 122c, 122d, 122e, 122f, 122g)는 자체적으로 동작하여 부모에게 클럭 요청(REQ)을 전송하거나 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f, 124g)를 제어할 수 있고, 클럭 관리 유닛 컨트롤러(110)의 제어 하에 동작할 수도 있다. 한편, 본 발명의 몇몇의 실시예에서, 클럭 제어 회로(122a, 122b, 122c, 122d, 122e, 122f, 122g)는 부모와 자식 간에 주고 받는 클럭 요청(REQ)에 따라 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f, 124g)를 각각 제어하는 유한 상태 기계(Finite State Machine, FSM)를 포함할 수 있다.These clock control circuits 122a, 122b, 122c, 122d, 122e, 122f and 122g operate in themselves to transmit a clock request (REQ) to the parents or to transmit clock signals 124a, 124b, 124c, 124d, 124e, And may operate under the control of the clock management unit controller 110. [ In some embodiments of the present invention, the clock control circuits 122a, 122b, 122c, 122d, 122e, 122f and 122g may be controlled by clock sources 124a, 124b, 124b, 124c, 124d, 124e, 124f, and 124g, respectively.

한편, 본 실시예에서 반도체 장치(1)는 클럭 신호 출력 회로(140) 및 출력 핀(150)을 또한 포함한다. 클럭 신호 출력 회로(Clock Output circuit, CO)(140)는 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f)로부터 출력된 복수의 클럭 신호(CLK)를 입력받고, 복수의 클럭 신호(CLK) 중 어느 하나의 클럭 신호(CLK_OUT)를 출력 핀(Input/Output pin, I/O)(150)에 출력할 수 있다. 출력 핀(150)에 의해 출력되는 클럭 신호(CLK_OUT)는 복수의 클럭 신호(CLK)를 모니터링하기 위해 사용되거나, 반도체 장치(1) 외부에 구비된 임의의 장치를 구동하기 위해 기능적으로 사용될 수도 있다.On the other hand, in this embodiment, the semiconductor device 1 also includes a clock signal output circuit 140 and an output pin 150. The clock signal output circuit 140 receives a plurality of clock signals CLK output from the clock sources 124a, 124b, 124c, 124d, 124e, and 124f and generates a plurality of clock signals CLK Output clock signal CLK_OUT to an output pin (Input / Output pin, I / O) 150, as shown in FIG. The clock signal CLK_OUT output by the output pin 150 may be used to monitor a plurality of clock signals CLK or may be used functionally to drive any device provided outside the semiconductor device 1 .

도 2는 본 발명의 일 실시예에 따른 클럭 신호 출력 회로를 설명하기 위한 개략도이다.2 is a schematic diagram for explaining a clock signal output circuit according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시예에 따른 클럭 신호 출력 회로(140)는 클럭 컴포넌트(141a, 141b), 유한 상태 기계(Finite State Machine, FSM)(143) 및 클럭 게이팅 회로(145)를 포함한다.2, a clock signal output circuit 140 according to an embodiment of the present invention includes clock components 141a and 141b, a finite state machine (FSM) 143, and a clock gating circuit 145. [ .

클럭 컴포넌트(141a)는 클럭 제어 회로(Clock Control circuit, CC)(142a) 및 클럭 소오스(Clock Source, CS)(144a)를 포함한다. 여기서 클럭 소오스(144a)는 복수의 클럭 신호(CLK[n:0])를 입력받고 그 중 하나의 클럭 신호를 선택하는 다중화 회로(Multiplexer, MUX)를 포함한다. 클럭 제어 회로(142a)는 클럭 소오스(144a)를 하드웨어적으로 제어하고, 클럭 제어 회로(122a, 122b, 122c, 122d, 122e, 122f, 122g)에 하나 이상의 클럭 요청(REQ[n:0])을 전송하고, 이들로부터 하나 이상의 애크(ACK[n:0])를 수신한다.The clock component 141a includes a clock control circuit (CC) 142a and a clock source (CS) 144a. The clock source 144a includes a multiplexer (MUX) for receiving a plurality of clock signals CLK [n: 0] and selecting one of the clock signals. The clock control circuit 142a controls the clock source 144a in hardware and sends one or more clock requests REQ [n: 0] to the clock control circuits 122a, 122b, 122c, 122d, 122e, 122f, And receives one or more ACKs (ACK [n: 0]) from them.

클럭 컴포넌트(141b)는 클럭 제어 회로(Clock Control circuit, CC)(142b) 및 클럭 소오스(Clock Source, CS)(144b)를 포함한다. 여기서 클럭 소오스(144b)는 클럭 소오스(144a)로부터 출력된 클럭 신호를 분주하는 분주 회로(Clock Dividing circuit, CD)를 포함한다. 클럭 소오스(144a)로부터 출력된 클럭 신호는 반도체 장치(1)의 출력 핀(150)이 동작하기 어려운 높은 주파수를 가질 수 있기 때문에, 클럭 소오스(144b)는 클럭 소오스(144a)로부터 출력된 클럭 신호의 주파수를 낮출 수 있다. 클럭 제어 회로(142b)는 클럭 소오스(144b)를 하드웨어적으로 제어하고, 클럭 제어 회로(142a)에 클럭 요청을 전송하고, 클럭 제어 회로(142a)로부터 애크를 수신한다.The clock component 141b includes a clock control circuit (CC) 142b and a clock source (CS) 144b. Here, the clock source 144b includes a clock dividing circuit (CD) for dividing the clock signal output from the clock source 144a. Since the clock signal output from the clock source 144a can have a high frequency at which the output pin 150 of the semiconductor device 1 is difficult to operate, the clock source 144b is connected to the clock signal 144a output from the clock source 144a, Can be reduced. The clock control circuit 142b controls the clock source 144b in a hardware manner, transmits a clock request to the clock control circuit 142a, and receives an ACK from the clock control circuit 142a.

유한 상태 기계(143)는 동작 모드 제어 신호(Mode-control Signal, MS)에 따라 클럭 신호 출력 회로(140)의 동작 상태를 결정한다. 클럭 신호 출력 회로(140)는 클럭 소오스(124a, 124b, 124c, 124d, 124e, 124f, 124g)로부터 출력된 복수의 클럭 신호 중 어느 하나의 클럭 신호를 모니터링하는 "모니터링 모드"로 동작하거나, 상기 어느 하나의 클럭 신호를 반도체 장치(1) 외부에 구비된 임의의 장치에 전송하는 "기능 모드"로 동작할 수 있다. The finite state machine 143 determines the operating state of the clock signal output circuit 140 according to an operation mode control signal (MS). The clock signal output circuit 140 operates in a "monitoring mode" for monitoring any one of a plurality of clock signals output from the clock sources 124a, 124b, 124c, 124d, 124e, 124f and 124g, Function mode "in which any one of the clock signals is transmitted to any device provided outside the semiconductor device 1.

클럭 게이팅 회로(145)는 인에이블 신호(Enable signal, EN)에 따라 클럭 신호 출력 회로(140)에서 출력되는 클럭 신호(CLK_OUT)를 게이팅하여, 클럭 신호 출력 회로(140)를 사용하지 않는 경우 불필요한 클럭 신호의 출력을 방지한다.The clock gating circuit 145 gates the clock signal CLK_OUT output from the clock signal output circuit 140 in accordance with the enable signal EN to output unnecessary Thereby preventing the output of the clock signal.

본 발명의 몇몇의 실시예에서, 동작 모드 제어 신호(MS) 및 인에이블 신호(EN)는 SFR(Special Fuction Register)을 이용하여 소프트웨어에 의해 제공될 수 있다. 그러나 본 발명의 범위는 이에 제한되는 것은 아니고, 동작 모드 제어 신호(MS) 및 인에이블 신호(EN)를 생성하는 제어 회로가 반도체 장치(1)에 구현될 수도 있다.In some embodiments of the present invention, the operation mode control signal MS and the enable signal EN may be provided by software using a Special Function Register (SFR). However, the scope of the present invention is not limited thereto, and a control circuit for generating the operation mode control signal MS and the enable signal EN may be implemented in the semiconductor device 1.

도 3는 본 발명의 일 실시예에 따른 클럭 신호 출력 회로의 동작 방법을 설명하기 위한 개략도이다.3 is a schematic diagram for explaining a method of operating a clock signal output circuit according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 클럭 신호 출력 회로(140)는 기능 모드로 동작할 수 있다. 클럭 신호 출력 회로(140)가 반도체 장치(1) 외부에 구비된 임의의 장치를 구동하기 위한 클럭 신호를 제공하는 기능 모드로 동작하는 경우, 클럭 신호 출력 회로(140)는 도 1과 관련하여 설명한 클럭 컴포넌트로서 동작하게 된다.Referring to FIG. 3, the clock signal output circuit 140 according to an exemplary embodiment of the present invention may operate in a functional mode. In the case where the clock signal output circuit 140 operates in a functional mode for providing a clock signal for driving any device provided outside the semiconductor device 1, And operates as a clock component.

구체적으로, 기능 모드에서 클럭 신호 출력 회로(140)는 부모 클럭 컴포넌트(120b, 120c, 120d, 120e)에 클럭 요청(REQ[3:0])을 전송하고, 이에 대한 애크(ACK[3:0])를 수신할 수 있다. 즉, 반도체 장치(1) 외부에 구비된 임의의 장치를 구동하기 위해 클럭 신호 출력 회로(140)는 스스로 부모 클럭 컴포넌트(120b, 120c, 120d, 120e)에 클럭 요청(REQ[3:0])을 할 수 있다.Specifically, in the functional mode, the clock signal output circuit 140 sends a clock request (REQ [3: 0]) to the parent clock components 120b, 120c, 120d, ]) Can be received. That is, in order to drive an arbitrary device provided outside the semiconductor device 1, the clock signal output circuit 140 itself transmits a clock request (REQ [3: 0]) to the parent clock components 120b, 120c, 120d, can do.

클럭 신호 출력 회로(140)로부터 전송된 클럭 요청(REQ[3:0])은 각각의 부모 클럭 컴포넌트(120b, 120c, 120d, 120e)에 전달된다. 예를 들어, 클럭 요청(REQ[3])은 부모 클럭 컴포넌트(120b)에 전달되고, 클럭 요청(REQ[2])은 부모 클럭 컴포넌트(120c)에 전달된다. 각각의 부모 클럭 컴포넌트(120b, 120c, 120d, 120e)로부터 전송된 각각의 애크(ACK[3:0])는 클럭 신호 출력 회로(140)에 전달된다. 예를 들어, 부모 클럭 컴포넌트(120b)로부터 출력된 애크(ACK[3])와 부모 클럭 컴포넌트(120c)로부터 출력된 애크(ACK[2])는 클럭 신호 출력 회로(140)에 전달된다.The clock request REQ [3: 0] sent from the clock signal output circuit 140 is delivered to each of the parent clock components 120b, 120c, 120d, and 120e. For example, the clock request REQ [3] is passed to the parent clock component 120b and the clock request REQ [2] is passed to the parent clock component 120c. Each ACK [3: 0] transmitted from each of the parent clock components 120b, 120c, 120d, and 120e is passed to the clock signal output circuit 140. [ For example, the ACK [3] output from the parent clock component 120b and the ACK [2] output from the parent clock component 120c are delivered to the clock signal output circuit 140.

한편, 클럭 신호 출력 회로(140)는 각각의 부모 클럭 컴포넌트(120b, 120c, 120d, 120e)로부터 수신한 클럭 신호(CLK[0], CLK[1], CLK[2], CLK[3]) 중 어느 하나를 선택하여 출력 핀(150)에 출력한다.The clock signal output circuit 140 receives the clock signals CLK [0], CLK [1], CLK [2], CLK [3] received from the respective parent clock components 120b, 120c, 120d, And outputs the selected one to the output pin 150.

도 4는 본 발명의 다른 실시예에 따른 클럭 신호 출력 회로의 동작 방법을 설명하기 위한 개략도이다.4 is a schematic diagram for explaining a method of operating a clock signal output circuit according to another embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 따른 클럭 신호 출력 회로(140)는 모니터링 모드로 동작할 수 있다. 클럭 신호 출력 회로(140)가 단순히 반도체 장치(1) 내부의 클럭 신호들을 모니터링하기 위한 모니터링 모드로 동작하는 경우, 클럭 신호 출력 회로(140)는 부모 클럭 컴포넌트(120b, 120c, 120d, 120e)에 어떠한 클럭 요청도 전송하지 않는다. 클럭 신호 출력 회로(140)가 부모 클럭 컴포넌트(120b, 120c, 120d, 120e) 중 어느 하나에 클럭 요청을 하게 되면, 반도체 장치(1) 내부의 클럭 신호에 대한 환경(configuration)이 변경되어 모니터링을 정확하게 할 수 없기 때문이다.Referring to FIG. 4, the clock signal output circuit 140 according to an exemplary embodiment of the present invention may operate in a monitoring mode. The clock signal output circuit 140 is connected to the parent clock components 120b, 120c, 120d, and 120e when the clock signal output circuit 140 operates in a monitoring mode for monitoring the clock signals inside the semiconductor device 1. [ It does not send any clock requests. When the clock signal output circuit 140 makes a clock request to any one of the parent clock components 120b, 120c, 120d and 120e, the configuration for the clock signal inside the semiconductor device 1 is changed and monitored I can not do it correctly.

클럭 신호 출력 회로(140)는 각각의 부모 클럭 컴포넌트(120b, 120c, 120d, 120e)로부터 수신한 클럭 신호(CLK[0], CLK[1], CLK[2], CLK[3]) 중 어느 하나를 선택하여 출력 핀(150)에 출력한다.The clock signal output circuit 140 outputs either of the clock signals CLK [0], CLK [1], CLK [2], CLK [3] received from the respective parent clock components 120b, 120c, 120d, And outputs the selected one to the output pin 150.

도 5는 본 발명의 또 다른 실시예에 따른 클럭 신호 출력 회로의 동작 방법을 설명하기 위한 개략도이다.5 is a schematic diagram for explaining a method of operating a clock signal output circuit according to another embodiment of the present invention.

도 5를 참조하면, 클럭 신호 출력 회로(140)의 클럭 소오스(144a)는 다중 회로를 포함하므로, 클럭 소오스(144a)는 클럭 제어 회로(142a)로부터 제공되는 선택 신호(SEL)에 의해 복수의 입력, 즉, 복수의 클럭 신호(CLK[n:0]) 중 어느 입력을 선택할 것인지를 결정한다.5, since the clock source 144a of the clock signal output circuit 140 includes multiple circuits, the clock source 144a is controlled by the selection signal SEL provided from the clock control circuit 142a, Input, i. E., A plurality of clock signals (CLK [n: 0]).

반도체 장치(1)가 동작하는 중, 선택 신호(SEL)의 값을 변경해야 할 필요가 있는 경우, 클럭 신호 출력 회로(140)의 클럭 제어 회로(142a)는 부모 클럭 제어 회로에 클럭 요청(REQ)을 전송해야 한다. 이를 위해 클럭 신호 출력 회로(140)의 클럭 제어 회로(142a)는 부모 클럭 제어 회로에 전송할 클럭 요청(REQ)을 자체적으로 생성할 수 있다.The clock control circuit 142a of the clock signal output circuit 140 outputs a clock request REQ (REQ) to the parent clock control circuit when it is necessary to change the value of the selection signal SEL while the semiconductor device 1 is operating, ). To this end, the clock control circuit 142a of the clock signal output circuit 140 may itself generate a clock request (REQ) to be transmitted to the parent clock control circuit.

구체적으로, 클럭 신호 출력 회로(140)의 부모가 현재 클럭 소오스(144a)에 클럭 신호를 제공하고 있는 제1 부모(P1)(170)와 앞으로 클럭 소오스(144a)에 클럭 신호를 제공하기를 원하는 제2 부모(P2)(172)를 포함하는 경우, 선택 신호(SEL)의 값을 변경하여 제1 부모(170)로부터 제공받던 클럭 신호를 비선택하고 제2 부모(172)에 의해 제공받을 수 있는 클럭 신호를 선택하려면, 클럭 제어 회로(142a)는 부모(170, 172) 모두에게 클럭 요청(REQ)을 전송한다. 이에 따라 부모(170, 172) 모두로부터 클럭 소오스(144a)에 클럭이 제공되고 있음이 보장되면, 클럭 신호 출력 회로(140)의 클럭 제어 회로(142a)는 변경된 값을 갖는 선택 신호(SEL)를 클럭 소오스(144a)에 제공할 수 있다.Specifically, if the parent of the clock signal output circuit 140 wants to provide a clock signal to the first parent (P1) 170 that is now providing a clock signal to the current clock source 144a and to the clock source 144a in the future When the second parent (P 2) 172 is included, the value of the selection signal SEL is changed to deselect the clock signal provided from the first parent 170 and to be provided by the second parent 172 To select a clock signal, the clock control circuit 142a sends a clock request (REQ) to both the parents 170 and 172. The clock control circuit 142a of the clock signal output circuit 140 outputs the selection signal SEL having the changed value to the clock source 144a of the clock signal output circuit 140 To the clock source 144a.

부모(170, 172) 모두로부터 클럭 소오스(144a)에 클럭이 제공되고 있음은 부모(170, 172)의 클럭 제어 회로로부터 수신되는 각각의 애크(ACK)를 통해 알 수 있다. 즉, 클럭 소오스(144a)는 클럭 제어 회로(142a)가 부모(170, 172)의 클럭 제어 회로로부터 클럭 요청(REQ)에 대한 각각의 애크(ACK)를 수신한 후, 변경된 선택 신호(SEL)에 따라 선택을 변경할 수 있다.It can be seen from each of the ACKs received from the clock control circuits of the parents 170 and 172 that the clock source is provided to the clock source 144a from both the parents 170 and 172. [ That is, the clock source 144a receives the changed selection signal SEL after the clock control circuit 142a receives each ACK for the clock request REQ from the clock control circuit of the parents 170 and 172, You can change the selection according to.

도 6은 본 발명의 또 다른 실시예에 따른 클럭 신호 출력 회로의 동작 방법을 설명하기 위한 개략도이다.6 is a schematic diagram for explaining a method of operating a clock signal output circuit according to another embodiment of the present invention.

도 6을 참조하면, 클럭 신호 출력 회로(140)의 클럭 소오스(144b)는 클럭 분주 회로를 포함하므로, 클럭 소오스(144b)는 클럭 제어 회로(142b)로부터 제공되는 분주율(D_VAL)에 의해 클럭 소오스(144a)로부터 출력된 클럭 신호(CLK)를 분주하여 분주된 클럭 신호(D_CLK)를 생성할 수 있다.6, since the clock source 144b of the clock signal output circuit 140 includes a clock dividing circuit, the clock source 144b is controlled by the clock dividing rate D_VAL provided from the clock control circuit 142b, The divided clock signal D_CLK can be generated by dividing the clock signal CLK output from the source 144a.

반도체 장치(1)가 동작하는 중, 분주율(D_VAL)의 값을 변경해야 할 필요가 있는 경우, 클럭 신호 출력 회로(140)의 클럭 제어 회로(142b)는 클럭 제어 회로(142a)에 클럭 요청(REQ)을 전송해야 한다. 이를 위해 클럭 신호 출력 회로(140)의 클럭 제어 회로(142b)는 클럭 제어 회로(142a)에 전송할 클럭 요청(REQ)을 자체적으로 생성할 수 있다.The clock control circuit 142b of the clock signal output circuit 140 outputs a clock request to the clock control circuit 142a when the value of the division ratio D_VAL needs to be changed while the semiconductor device 1 is operating, (REQ). To this end, the clock control circuit 142b of the clock signal output circuit 140 may itself generate a clock request (REQ) to be sent to the clock control circuit 142a.

이에 따라 클럭 소오스(144a)로부터 클럭 소오스(144b)에 클럭이 제공되고 있음이 보장되면, 클럭 신호 출력 회로(140)의 클럭 제어 회로(142b)는 변경된 값을 갖는 분주율(D_VAL)을 클럭 소오스(144b)에 제공할 수 있다.The clock control circuit 142b of the clock signal output circuit 140 outputs the divided value D_VAL having the changed value to the clock source 144b from the clock signal source 144a, (144b).

클럭 소오스(144a)로부터 클럭 소오스(144b)에 클럭이 제공되고 있음은 클럭 제어 회로(142a)로부터 수신되는 애크(ACK)를 통해 알 수 있다. 즉, 클럭 소오스(144b)는 클럭 제어 회로(142b)가 클럭 제어 회로(142a)로부터 클럭 요청(REQ)에 대한 애크(ACK)를 수신한 후, 변경된 분주율(D_VAL)에 따라 클럭 신호(CLK)를 분주할 수 있다.It can be seen from the clock source 144a that a clock is being supplied to the clock source 144b through an ACK received from the clock control circuit 142a. That is, after the clock control circuit 142b receives the ACK for the clock request REQ from the clock control circuit 142a, the clock source 144b generates the clock signal CLK (CLK) according to the changed division ratio D_VAL, ). &Lt; / RTI >

도 7은 본 발명의 몇몇의 실시예에 따른 반도체 장치 및 반도체 장치의 동작 방법이 적용될 수 있는 반도체 시스템의 블록도이다.7 is a block diagram of a semiconductor system to which a semiconductor device and a method of operating a semiconductor device according to some embodiments of the present invention may be applied.

도 7을 참조하면, 본 발명의 몇몇의 실시예에 따른 반도체 장치 및 반도체 장치의 동작 방법이 적용될 수 있는 반도체 시스템은 앞서 설명한 바와 같은 특징들을 포함하는 반도체 장치(SoC)(1), 프로세서(10), 메모리 장치(20), 디스플레이 장치(30), 네트워크 장치(40), 스토리지 장치(50) 및 입출력 장치(60)를 포함할 수 있다. 반도체 장치(SoC)(1), 프로세서(10), 메모리 장치(20), 디스플레이 장치(30), 네트워크 장치(40), 스토리지 장치(50) 및 입출력 장치(60)는 버스(70)를 통해 서로 데이터를 주고 받을 수 있다.Referring to FIG. 7, a semiconductor system to which a semiconductor device and a method of operating a semiconductor device according to some embodiments of the present invention can be applied includes a semiconductor device (SoC) 1 including the above-described features, a processor 10 A memory device 20, a display device 30, a network device 40, a storage device 50, and an input / output device 60, as shown in FIG. The semiconductor device (SoC) 1, the processor 10, the memory device 20, the display device 30, the network device 40, the storage device 50 and the input / output device 60 are connected via a bus 70 Data can be exchanged with each other.

본 발명의 다양한 실시예에서 언급된 반도체 장치(SoC)(1) 내부의 IP 블록들은 메모리 장치(20)를 제어하는 메모리 컨트롤러, 디스플레이 장치(30)를 제어하는 디스플레이 컨트롤러, 네크워크 장치(40)를 제어하는 네트워크 컨트롤러, 스토리지 장치(50)를 제어하는 스토리지 컨트롤러 및 입출력 장치(60)를 제어하는 입출력 컨트롤러 중 적어도 하나를 포함할 수 있다. 또한 반도체 시스템은 이들 장치들을 제어하는 추가적인 프로세서(10)를 더 구비할 수도 있다.The IP blocks within the semiconductor device (SoC) 1 referred to in various embodiments of the present invention include a memory controller for controlling the memory device 20, a display controller for controlling the display device 30, a network device 40 A storage controller for controlling the storage device 50, and an input / output controller for controlling the input / output device 60. The input / The semiconductor system may further comprise an additional processor 10 for controlling these devices.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It is to be understood that the invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

1: 반도체 장치 100: 클럭 관리 유닛(CMU)
110: 클럭 관리 유닛 컨트롤러(CMU controller)
120: 클럭 컴포넌트 122: 클럭 제어 회로
124: 클럭 소오스 130, 132: 채널 관리 회로
200, 210: IP 블록 300: 전력 관리 유닛(PMU)1: semiconductor device 100: clock management unit (CMU)
110: a clock management unit controller (CMU controller)
120: clock component 122: clock control circuit
124: clock source 130, 132: channel management circuit
200, 210: IP block 300: Power management unit (PMU)

Claims

A first clock control circuit for controlling a first clock source;
A second clock source for receiving a first clock signal from the first clock source, and a second clock source for receiving a first clock signal from the first clock source in response to an IP block clock request received from an IP block A second clock control circuit for controlling the second clock control circuit; And
A clock signal output circuit receiving a first clock signal output from the first clock source and a second clock signal output from the second clock source and outputting the first clock signal or the second clock signal to an output pin &Lt; / RTI >

The method according to claim 1,
Wherein the clock signal output circuit receives the operation mode control signal and operates in a monitoring mode or a functional mode.

3. The method of claim 2,
Wherein the clock signal output circuit transmits a second clock request to the first clock control circuit or the second clock control circuit when the clock signal output circuit operates in the functional mode.

The method of claim 3,
Wherein the clock signal output circuit does not transmit the second clock request to the first clock control circuit or the second clock control circuit when the clock signal output circuit operates in the monitoring mode.

3. The method of claim 2,
Wherein the clock signal output circuit includes a multiplexer circuit for selecting and outputting one of the first clock signal and the second clock signal, and a third clock control circuit for controlling the multiplexing circuit.

6. The method of claim 5,
Wherein when the multiplexing circuit changes the selection for the first clock signal and the second clock signal, the third clock control circuit sends a third clock request to the first clock control circuit and the second clock control circuit, And a fourth clock request, respectively.

6. The method of claim 5,
Wherein the clock signal output circuit further comprises a clock dividing circuit for dividing the clock signal output from the multiplexing circuit and a fourth clock control circuit for controlling the clock dividing circuit.

8. The method of claim 7,
Wherein the fourth clock control circuit transmits a fifth clock request to the third clock control circuit when the dividing circuit changes the dividing ratio.

The method according to claim 1,
Wherein the clock signal output circuit includes a clock gating circuit for gating a clock signal output to the output pin.

The method according to claim 1,
The first clock source or the second clock source includes at least one of a MUX circuit, a clock dividing circuit, a short stop circuit, and a clock gating circuit. .

A first clock control circuit for controlling a first clock source;
A second clock source for receiving a first clock signal from the first clock source, and a second clock source for receiving a first clock signal from the first clock source in response to an IP block clock request received from an IP block A second clock control circuit for controlling the second clock control circuit; And
A third clock control circuit for controlling a multiplexing circuit (MUX circuit) receiving a first clock signal output from the first clock source and a second clock signal output from the second clock source, And a clock signal output circuit including a fourth clock control circuit for controlling a clock dividing circuit for dividing the signal.

12. The method of claim 11,
Wherein the clock signal output circuit receives the operation mode control signal and operates in a monitoring mode or a functional mode.

A system-on-chip (SoC) including at least one IP block (Intellectual Property block) and a clock management unit (CMU) for providing a clock signal to the IP block; And
And at least one external device electrically connected to the SoC,
The clock management unit includes:
A first clock control circuit for controlling a first clock source;
A second clock source for receiving a first clock signal from the first clock source, and a second clock source for receiving a first clock signal from the first clock source in response to an IP block clock request received from an IP block A second clock control circuit for controlling the second clock control circuit; And
A first clock signal output from the first clock source and a second clock signal output from the second clock source and receiving the first clock signal or the second clock signal to output pins of the SoC, Output circuit.

14. The method of claim 13,
Wherein the clock signal output circuit receives the operation mode control signal and operates in a monitoring mode or a functional mode.

A first clock signal and a second clock signal respectively output from a first clock source controlled by a first clock control circuit and a second clock source controlled by a second clock control circuit,
Selects either the first clock signal or the second clock signal by using a multiplexing circuit (MUX circuit) controlled by a third clock control circuit,
Dividing the selected clock signal by a clock dividing circuit controlled by a fourth clock control circuit,
And outputting the divided clock signal to an output pin,
Wherein the second clock control circuit transmits a first clock request to the first clock circuit and the second clock source receives the clock signal output from the first clock source.

16. The method of claim 15,
Further comprising receiving an operation mode control signal for determining a monitoring mode or a functional mode.

17. The method of claim 16,
And in the functional mode, sending a second clock request to the first clock control circuit or the second clock control circuit.

17. The method of claim 16,
And in the monitoring mode, gating the clock signal output to the output pin using a clock gating circuit.

16. The method of claim 15,
Wherein selecting either the first clock signal or the second clock signal comprises:
Selecting the first clock signal,
The third clock request and the fourth clock request from the third clock control circuit to the first clock control circuit and the second clock control circuit,
Further comprising selecting the second clock signal.

16. The method of claim 15,
Dividing the selected clock signal includes:
A fifth clock request is transmitted from the fourth clock control circuit to the third clock control circuit,
Further comprising changing a dividing ratio of the frequency divider circuit.