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KR20170081716A - 3d nand 하드마스크 애플리케이션을 위한 나노결정질 다이아몬드 탄소 필름 - Google Patents

3d nand 하드마스크 애플리케이션을 위한 나노결정질 다이아몬드 탄소 필름 Download PDF

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KR20170081716A
KR20170081716A KR1020177018041A KR20177018041A KR20170081716A KR 20170081716 A KR20170081716 A KR 20170081716A KR 1020177018041 A KR1020177018041 A KR 1020177018041A KR 20177018041 A KR20177018041 A KR 20177018041A KR 20170081716 A KR20170081716 A KR 20170081716A
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KR
South Korea
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nanocrystalline diamond
substrate
diamond layer
processing
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KR1020177018041A
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Inventor
영메이 첸
크리스토퍼 에스. 응아이
징징 리우
준 수
첸차우 잉
루도빅 고데트
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
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Publication date
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Abstract

반도체 디바이스를 형성하는 데에서 사용하기 위한 나노결정질 다이아몬드 층 및 이를 사용하기 위한 방법들이 본원에서 개시도니다. 디바이스는, 프로세싱 표면 및 지지 표면을 갖는 기판, 프로세싱 표면 상에 형성된 디바이스 층, 및 프로세싱 층 상에 형성된 나노결정질 다이아몬드 층을 포함할 수 있으며, 나노결정질 다이아몬드 층은 2nm 내지 5nm의 평균 결정 입도를 갖는다. 방법은, 기판을 프로세스 챔버에 포지셔닝하는 단계, 프로세싱 표면 상에 디바이스 층을 증착시키는 단계, 디바이스 층 상에 나노결정질 다이아몬드 층 - 나노결정질 다이아몬드 층은 2nm 내지 5nm의 평균 결정 입도를 가짐 - 을 증착시키는 단계, 나노결정질 다이아몬드 층을 패터닝하고 에칭하는 단계, 피처를 형성하기 위해, 디바이스 층을 에칭하는 단계, 및 디바이스 층의 표면으로부터, 나노결정질 다이아몬드 층을 애싱하는 단계를 포함할 수 있다.

Description

3D NAND 하드마스크 애플리케이션을 위한 나노결정질 다이아몬드 탄소 필름{NANOCRYSTALLINE DIAMOND CARBON FILM FOR 3D NAND HARDMASK APPLICATION}
[0001] 본원에서 개시되는 실시예들은 일반적으로, 불활성 탄소 필름들(inert carbon films)을 포함하는 디바이스들에 관한 것이다. 더 구체적으로, 실시예들은 일반적으로, 나노결정질 다이아몬드 필름들(nanocrystalline diamond films)에 관한 것이다.
[0002] 반도체 산업이, 더 높은 성능 및 더 많은 기능성을 갖는, 새로운 세대들의 집적 회로들(IC's)을 도입함에 따라, 그러한 IC's를 형성하는 엘리먼트들의 밀도가 증가하는 반면에, 개별 컴포넌트들 또는 엘리먼트들 간의 치수들, 크기, 및 간격은 감소된다. 과거의 그러한 감소들은, 오로지, 포토리소그래피를 사용하여 구조들을 정의하는 능력에 의해서만 제한되었지만, um 또는 nm로 측정되는 치수들을 갖는 디바이스 기하학적 형상들(device geometries)은, 3D NAND 또는 DRAM 프로세스들에서의 난제들, 엘리먼트들 사이에서 사용되는 절연 재료(들)의 유전 상수, 또는 금속성 엘리먼트들의 전도성과 같은 새로운 제한 인자들을 생성하였다. 이러한 제한들은, 더 내구성이 있고 더 높은 경도인 하드마스크들(hardmasks)에 의해 이익을 얻을 수 있다.
[0003] 두꺼운 탄소 하드마스크는 잘 알려져 있고, 일반적으로, POR 필름으로서 사용된다. 그러나, DRAM 및 NAND가 그들의 축소(scaling down)를 ~10nm 체제 아래까지 계속하기 때문에, 현재의 탄소 하드마스크 조성물들(compositions)은 불충분할 것으로 예상된다. 이러한 축소는 훨씬 더 높은 종횡비의 깊은 컨택 홀(contact hole) 또는 트렌치 에칭(trench etch)을 요구할 것이다. 높은 종횡비 에칭 문제들은, 일반적으로 이러한 애플리케이션들에서 관찰되는, 막힘(clogging), 홀-형상 왜곡(hole-shape distortion), 및 패턴 변형(deformation), 정상부 임계 치수 블로우업(blow up), 라인 굽힘(line bending), 프로파일 휨(bowing)을 포함한다. 많은 에칭 난제들은 하드마스크 재료 특성에 달려 있다. 깊은 컨택 홀 변형은 하드마스크의 더 낮은 밀도 및 열악한(poor) 열 전도성에 기인한다. 슬릿 패턴 변형 또는 라인 굽힘은 하드마스크 재료의 더 낮은 선택성 및 응력에 기인한다. 따라서, 더 높은 밀도, 더 높은 에칭 선택성, 더 낮은 응력, 및 우수한 열 전도성을 구비한 에칭 하드마스크를 갖는 것이 바람직하다.
[0004] 나노결정질 다이아몬드는 고경도 재료로서 알려져있다. 나노결정질 다이아몬드 재료들은, 극한의 경도, 화학적 안정성(chemical inertness), 및 높은 열 전도성과 같은, 재료들의 일반적이지 않은 특성들 때문에, 내마모성 코팅들, 광학 윈도우들, 표면 탄성파(surface acoustic-wave) 디바이스들, 및 히트 스프레더들(heat spreaders)을 위해 사용될 수 있다. 그러나, 나노결정질 다이아몬드 필름들은 반도체 제조 프로세스들에는 적용되지 않았었다.
[0005] 따라서, 반도체 디바이스들을 위한 더 높은 경도의 필름들이 필요하다.
[0006] 본원에서 개시되는 실시예들은 일반적으로, 나노결정질 다이아몬드 층들에 관한 것이다. 결정 입도(grain size)를 2 내지 5nm으로 제어함으로써, 나노결정질 다이아몬드 필름들이 반도체 디바이스들과 관련되어 활용될 수 있다. 이러한 나노결정질 다이아몬드 필름들은, 에칭 프로세스들 동안 하드마스크로서 작동하는 나노결정질 다이아몬드 층과 같이, 다양한 애플리케이션들에서 사용될 수 있다. 일 실시예에서, 디바이스는, 프로세싱 표면 및 지지 표면을 갖는 기판; 프로세싱 표면 상에 형성된 디바이스 층; 및 프로세싱 층 상에 형성된 나노결정질 다이아몬드 층을 포함할 수 있으며, 나노결정질 다이아몬드 층은 2nm 내지 5nm의 평균 결정 입도를 갖는다.
[0007] 다른 실시예에서, 기판을 프로세싱하기 위한 방법은, 기판 - 기판은 프로세싱 표면 및 지지 표면을 가짐 - 을 프로세스 챔버에 포지셔닝하는 단계; 프로세싱 표면 상에 디바이스 층을 증착시키는 단계; 디바이스 층 상에 나노결정질 다이아몬드 층 - 나노결정질 다이아몬드 층은 2nm 내지 5nm의 평균 결정 입도를 가짐 - 을 증착시키는 단계; 나노결정질 다이아몬드 층을 패터닝하는 단계; 피처를 형성하기 위해, 디바이스 층을 에칭하는 단계; 및 디바이스 층의 표면으로부터, 임의의 남아있는 나노결정질 다이아몬드 층을 제거하는 단계를 포함할 수 있다.
[0008] 다른 실시예에서, 디바이스는, 프로세싱 표면 및 지지 표면을 갖는 기판; 프로세싱 표면 상에 형성된 복수의 디바이스 층들 - 디바이스 층은 3D NAND 구조의 하나 또는 그 초과의 컴포넌트들을 형성함 -; 디바이스 층을 통해 형성된 복수의 채널들 - 복수의 채널들 중 각각의 채널은 하나 또는 그 초과의 컴포넌트들 중 적어도 하나에 연결됨 -; 및 프로세싱 층 상에 형성된 나노결정질 다이아몬드 층 - 나노결정질 다이아몬드 층은 2nm 내지 5nm의 평균 결정 입도를 가짐 - 을 포함할 수 있다.
[0009] 본 실시예들의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된, 본 실시예들의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 전형적인 실시예들을 도시하는 것이므로 실시예들의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 한다.
[0010] 도 1은, 하나 또는 그 초과의 실시예들에 따른, 구성된 CVD 프로세스 챔버의 개략적인 단면도이고;
[0011] 도 2는, 하나 또는 그 초과의 실시예들에 따른, 나노결정질 다이아몬드 층의 측면도이며; 그리고
[0012] 도 3은, 하나 또는 그 초과의 실시예들에 따른, 나노결정질 다이아몬드 층을 갖는 기판을 프로세싱하기 위한 방법의 흐름도이다.
[0013] 이해를 용이하게 하기 위하여, 가능하면, 도면들에 공통되는 동일한 엘리먼트들을 나타내기 위해 동일한 참조번호들이 사용되었다. 일 실시예에 개시되는 엘리먼트들이, 구체적인 언급 없이 다른 실시예들에 대해 유익하게 사용될 수 있다는 점이 고려된다.
[0014] 본원에서 개시되는 실시예들은 일반적으로, 기판 상에 형성된 나노결정질 다이아몬드 층에 관한 것이다. 나노결정질 다이아몬드 층들은, 기판의 10nm 경계(boundary) 아래의 피처들을 프로세싱하기 위해 필요한, 더 높은 밀도, 더 높은 에칭 선택성, 더 낮은 응력 및 우수한 열 전도성을 제공한다. 실시예들은 이하에서 도면들을 참조하여 더 명확하게 설명된다.
[0015] 도 1은, 본원에서 설명되는 실시예들에 따른, 탄소계 층을 증착시키기 위해 사용될 수 있는 CVD 프로세스 챔버(100)의 개략적인 단면도이다. 본원에서 설명되는 탄소 층 증착 방법들을 수행하도록 이루어질 수 있는 프로세스 챔버는, 캘리포니아주 산타 클라라 소재의 Applied Materials, Inc.로부터 입수 가능한, PRODUCER® 화학 기상 증착 챔버이다. 이하에서 설명되는 챔버는 예시적인 챔버이며, 다른 제조업자들로부터의 챔버들을 포함하여, 다른 챔버들이, 본 개시물의 양태들을 달성하기 위해 함께 사용될 수 있거나 수정될 수 있다는 점이 이해되어야 한다.
[0016] 프로세스 챔버(100)는, 중앙 이송 챔버(도시되지 않음)에 연결되고 로봇(도시되지 않음)에 의해 서비싱되는 다수의 프로세스 챔버들을 포함하는 프로세싱 시스템(도시되지 않음)의 일부일 수 있다. 프로세스 챔버(100)는, 프로세스 용적(112)을 정의하는, 벽들(walls; 106), 바닥부(bottom; 108), 및 덮개(lid; 110)를 포함한다. 벽들(106) 및 바닥부(108)는 알루미늄의 단일 블록으로 제조될 수 있다. 프로세스 챔버(100)는 또한, 프로세스 용적(112)을, 배기 포트(116)뿐만 아니라 다른 펌핑 컴포넌트들(도시되지 않음)에 유체적으로(fluidly) 커플링하는 펌핑 링(114)을 포함할 수 있다.
[0017] 가열될 수 있는 기판 지지 조립체(138)는 프로세스 챔버(100) 내에서 중앙에 배치될 수 있다. 기판 지지 조립체(138)는 증착 프로세스 동안 기판(103)을 지지한다. 기판 지지 조립체(138)는 일반적으로, 알루미늄, 세라믹, 또는 알루미늄과 세라믹의 조합으로 제조되며, 적어도 하나의 바이어스 전극(bias electrode; 132)을 포함한다.
[0018] 진공 포트는, 증착 프로세스 동안 기판(103)을 기판 지지 조립체(138)에 고정시키기 위해, 기판(103)과 기판 지지 조립체(138) 사이에 진공을 적용하는 데에 사용될 수 있다. 바이어스 전극(132)은, 프로세싱 동안, 기판 지지 조립체(138) 및 기판 지지 조립체 상에 포지셔닝된 기판(103)을, 미리 결정된 바이어스 전력으로 바이어싱하기 위해, 예컨대, 기판 지지 조립체(138)에 배치될 수 있으며, 바이어스 전력 소스(130A 및 130B)에 커플링될 수 있다.
[0019] 바이어스 전력 소스(130A 및 130B)는, 약 1 내지 약 60MHz의 주파수와 같은 다양한 주파수들에서 전력을 기판(103) 및 기판 지지 조립체(138)에 전달하도록 독립적으로 구성될 수 있다. 본원에서 설명되는 주파수들의 다양한 순열들이, 본원에서 설명되는 실시예들로부터 벗어나지 않고 채용될 수 있다.
[0020] 일반적으로, 기판 지지 조립체(138)는 스템(stem; 142)에 커플링된다. 스템(142)은 기판 지지 조립체(138)와 프로세스 챔버(100)의 다른 컴포넌트들 사이의 진공 및 가스 공급 라인들, 전기 리드들(electrical leads)을 위한 도관을 제공한다. 부가적으로, 스템(142)은, 로봇식 이송을 용이하게 하기 위해 기판 지지 조립체(138)를 (도 1에 도시된 바와 같은) 상승된 포지션과 하강된 포지션(도시되지 않음) 사이에서 이동시키는 리프트 시스템(144)에 기판 지지 조립체(138)를 커플링한다. 벨로우즈(bellows; 146)는 프로세스 용적(112)과 프로세스 챔버(100) 외부의 대기 사이에 진공 밀봉을 제공하면서, 기판 지지 조립체(138)의 이동을 용이하게 한다.
[0021] 샤워헤드(118)는 일반적으로, 덮개(110)의 내부 측(120)에 커플링될 수 있다. 프로세스 챔버(100)에 진입하는 가스들(즉, 프로세스 가스들 및 다른 가스들)은 샤워헤드(118)를 통과하여 프로세스 챔버(100) 내로 들어간다. 샤워헤드(118)는 가스들의 균일한 유동을 프로세스 챔버(100)에 제공하도록 구성될 수 있다. 균일한 가스 유동은 기판(103) 상에서의 균일한 층 형성을 촉진시키는 데에 바람직하다. 가스 소스(104)를 포함하는 원격 플라즈마 소스(105)는 프로세스 용적(112)과 커플링될 수 있다. 본원에서 도시된, 원격 플라즈마 생성기와 같은 원격 활성화 소스(activation source)는, 반응성 종의 플라즈마를 생성하는 데에 사용되고, 반응성 종의 플라즈마는 그런 후에 프로세스 용적(112) 내로 전달된다. 예시적인 원격 플라즈마 생성기들은, MKS Instruments, Inc. 및 Advanced Energy Industries, Inc.와 같은 판매업자들로부터 입수 가능하다.
[0022] 부가적으로, 플라즈마 전력 소스(160)는, 기판 지지 조립체(138) 상에 배치된 기판(103)을 향해 샤워헤드(118)를 통하는 가스들을 에너자이징하기(energize) 위해 샤워헤드(118)에 커플링될 수 있다. 플라즈마 전력 소스(160)는 RF 전력을 제공할 수 있다.
[0023] 프로세스 챔버(100)의 기능은 컴퓨팅 디바이스(154)에 의해 제어될 수 있다. 컴퓨팅 디바이스(154)는 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 현장(industrial setting)에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 중 하나일 수 있다. 컴퓨팅 디바이스(154)는 컴퓨터 프로세서(156) 및 메모리(158)를 포함한다. 메모리(158)는, 랜덤 액세스 메모리, 리드 온리 메모리, 플래시 메모리, 하드 디스크, 또는, 로컬 또는 원격의 임의의 다른 형태의 디지털 저장소와 같은 임의의 적합한 메모리를 포함할 수 있다. 컴퓨팅 디바이스(154)는 다양한 지원 회로들(162)을 포함할 수 있고, 다양한 지원 회로들은 통상적인 방식으로 컴퓨터 프로세서(156)를 지원하기 위해 컴퓨터 프로세서(156)에 커플링될 수 있다. 필요에 따라, 소프트웨어 루틴들은 메모리(158)에 저장될 수 있거나, 또는 원격으로 로케이팅된 제 2 컴퓨팅 디바이스(도시되지 않음)에 의해 실행될 수 있다.
[0024] 컴퓨팅 디바이스(154)는 하나 또는 그 초과의 컴퓨터 판독 가능 매체(도시되지 않음)를 더 포함할 수 있다. 컴퓨터 판독 가능 매체는 일반적으로, 컴퓨팅 디바이스에 의해 검색 가능한(retrievable) 정보를 저장할 수 있는, 근방에(locally) 또는 원격으로 로케이팅된 임의의 디바이스를 포함한다. 본원에서 설명되는 실시예들과 함께 사용 가능한 컴퓨터 판독 가능 매체의 예들은 솔리드 스테이트(solid state) 메모리, 플로피 디스크들, 내장 또는 외장 하드 디스크들, 및 광학 메모리(예컨대, CD들, DVD들, BR-D, 등)를 포함한다. 일 실시예에서, 메모리(158)는 컴퓨터 판독 가능 매체일 수 있다. 소프트웨어 루틴들은, 컴퓨팅 디바이스에 의해 실행되도록, 컴퓨터 판독 가능 매체 상에 저장될 수 있다.
[0025] 소프트웨어 루틴들은, 실행될 때, 챔버 프로세스가 수행되도록, 범용 컴퓨터를, 챔버 동작을 제어하는 특정 프로세스 컴퓨터로 변환시킨다. 대안적으로, 소프트웨어 루틴들은, 주문형 반도체(application specific integrated circuit) 또는 다른 타입의 하드웨어 구현으로서의 하드웨어에서, 또는 소프트웨어와 하드웨어의 조합으로 수행될 수 있다.
[0026] 도 2는, 디바이스(200)가 NAND 디바이스인 일 실시예에 따른, 디바이스(200) 상에 형성된 나노결정질 다이아몬드 층을 갖는 디바이스(200)이다. 디바이스(200)는 기판(202), 복수의 디바이스 층들(204), 및 나노결정질 다이아몬드 층(206)을 포함한다.
[0027] 기판(202)은, 당업계에 알려진 임의의 반도체 기판, 예컨대, 단결정질(monocrystalline) 실리콘, IV-IV 화합물, 예컨대, 실리콘-게르마늄 또는 실리콘-게르마늄-탄소, III-V 화합물, II-VI 화합물, 그러한 기판들 위의 에피택셜 층들, 또는 임의의 다른 반도체 또는 비-반도체 재료, 예컨대, 실리콘 옥사이드, 유리, 플라스틱, 금속 또는 세라믹 기판일 수 있다. 기판(202)은, 메모리 디바이스를 위한 구동 회로들(driver circuits)(도시되지 않음)과 같은, 기판 상에 형성된 집적 회로들을 포함할 수 있다.
[0028] 복수의 디바이스 층들(204)은 기판(202)의 표면 위에 형성될 수 있다. 복수의 디바이스 층들(204)은, 3D 수직 NAND 구조의 컴포넌트들을 형성하는 증착된 층들일 수 있다. 컴포넌트들은 복수의 디바이스 층들 중 일부 또는 전부에 의해 형성된다(예컨대, 유전체들, 또는 이산 전하 저장 세그먼트들(discrete charge storage segments)). 유전체 부분들은, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 또는 다른 고-k(high-k) 절연 재료들과 같은 임의의 하나 또는 그 초과의 동일한 또는 상이한 전기 절연 재료들로부터 독립적으로 선택될 수 있다. 일 실시예에서, 구조는, 교번하는(alternating) 방식으로 증착된 실리콘 옥사이드/실리콘 나이트라이드 쌍들(pairs)로 구성될 수 있다. 쌍들은 총 폭이 100 내지 600Å일 수 있다. 쌍들의 개수는, 32쌍들, 64쌍들 또는 그 초과와 같이, 10쌍들 초과일 수 있다. 일 실시예에서, 쌍들의 개수는 10 내지 64쌍들이다. 총 두께는 약 2 내지 약 4미크론일 수 있다.
[0029] 이산 전자 저장 세그먼트들은, 전도성(예컨대, 금속 또는 금속 합금, 예컨대, 티타늄, 백금, 루테늄, 티타늄 나이트라이드, 하프늄 나이트라이드, 탄탈룸 나이트라이드, 지르코늄 나이트라이드, 또는 금속 실리사이드, 예컨대, 티타늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합) 또는 반도체(예컨대, 폴리실리콘) 플로팅 게이트(floating gate), 전도성 나노입자들, 또는 이산 전하 저장 유전체(예컨대, 실리콘 나이트라이드 또는 다른 유전체) 피처를 포함할 수 있다. 그러나, 유전체 전하 저장 피처 또는 다른 플로팅 게이트 재료가 대신 사용될 수 있다는 것이 이해되어야 한다.
[0030] 나노결정질 다이아몬드 층(206)은 높은 sp3 함량 및 작은 결정 크기를 갖는 결정질 탄소 층이다. 비결정질(amorphous) 또는 나노결정질 탄소에서의 가장 보편적인(common) 화학 결합들(chemical bonds)은 3중(threefold)(sp2 결합) 및 4중(fourfold)(sp3) 결합 배위(coordination)이다. sp3 구성에서, 탄소 원자는, 인접한 원자에 대해 강 시그마 결합(strong sigma bond)을 만드는 4개의 sp3 오비탈들(orbitals)을 형성한다. 높은 sp3 함량을 갖는 탄소 필름들에서, sp3 함량은 80% 초과이며, 예컨대, 약 90% 초과, 또는 약 95% 초과이다. 높은 sp3 함량(예컨대, 나노결정질 다이아몬드 결정립들)을 갖는, 본원에서 도시되는 나노결정질 다이아몬드 층(206)은 sp2 매트릭스(matrix)(예컨대, 그라파이트(graphite))에 의해 지지된다. 작은 결정 크기는 6nm 미만, 예컨대, 2nm 내지 5nm의 결정 크기이다. 나노결정질 다이아몬드 층은, 6nm 미만의 높이 편차(height deviation)의 제곱 평균 제곱근(root mean square)을 갖는 표면 거칠기를 가질 수 있다. 나노결정질 다이아몬드 층은 2.5g/㎤ 내지 3.5g/㎤의 밀도, 예컨대, 3g/㎤의 밀도를 가질 수 있다. 나노결정질 다이아몬드 층은 -50MPa 내지 -150MPa의 응력, 예컨대, -80MPa 내지 -120MPa의 응력을 가질 수 있다. 나노결정질 다이아몬드 층은, 현재 이용 가능한 다이아몬드-형 탄소 필름들과 비교하여, 2 내지 4의 블랭킷 에칭(blanket etch) 선택성을 가질 수 있다.
[0031] 디바이스(200)는 채널(208)을 포함한다. 본원에서 도시된 채널(208)은 나노결정질 다이아몬드 층(206) 및 복수의 디바이스 층들(204)을 통해 형성된다. 채널(208)은 기판(202)의 제 1 표면(210)에 대해 실질적으로 수직할 수 있다. 예컨대, 채널(208)은 필러(pillar) 형상을 가질 수 있다. 채널(208)은 기판(202)의 제 1 표면(210)에 대해 실질적으로 수직으로 연장될 수 있다. 아래로부터 채널(208)의 연결 부분에 대한 본체 컨택을 제공하기 위해, 선택적 본체 컨택 전극(도시되지 않음)이 기판(202)에 배치될 수 있다. 몇몇 실시예들에서, 채널(208)은 채워져있는(filled) 피처일 수 있다. 몇몇 다른 실시예들에서, 채널(208)은 중공형(hollow)일 수 있다. 이러한 실시예들에서, 채널(208)에 의해 둘러싸인 중공형 부분을 채우기 위해, 절연 필(fill) 재료(212)가 형성될 수 있다. 절연 필 재료(212)는 임의의 전기 절연 재료, 예컨대, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 또는 다른 고-k 절연 재료들을 포함할 수 있다.
[0032] 임의의 적합한 반도체 재료들, 예컨대, 실리콘, 게르마늄, 실리콘 게르마늄, 또는 다른 화합물 반도체 재료들, 예컨대, III-V, II-VI, 또는 전도성 또는 반전도성 옥사이드들, 또는 다른 재료들이 채널(208)에 대해 사용될 수 있다. 반도체 재료는 비결정질, 다결정질, 또는 단결정일 수 있다. 반도체 채널 재료는 임의의 적합한 증착 방법들에 의해 형성될 수 있다. 예컨대, 일 실시예에서, 반도체 채널 재료는 저압 화학 기상 증착(LPCVD)에 의해 증착된다. 몇몇 다른 실시예들에서, 반도체 채널 재료는, 초기에 증착된 비결정질 반도체 재료를 재결정화하는 것에 의해 형성된 재결정(recrystallized) 다결정질 반도체 재료일 수 있다.
[0033] 도 3은, 하나 또는 그 초과의 실시예들에 따른, 나노결정질 다이아몬드 층을 갖는 기판을 프로세싱하기 위한 방법(300)의 흐름도이다. 디바이스 층들을 위한 에칭 화학 물질(chemistry)은 나노결정질 다이아몬드에 대해서 실질적으로 불활성이다. 이로써, 본원에서 설명되는 실시예들은, 종래의 하드마스크 대신에, 나노결정질 다이아몬드 층을 포함하는 하드마스크를 사용한다. 종래의 하드마스크는, 상기 설명된 구조적 결함들을 허용하는 다수의 제한들을 갖는다. 일 예에서, 정상부 임계 치수 확장(top critical dimension expansion)은, 부분적으로는, 종래의 하드마스크와 아래 놓인 층들 사이의 열악한 에칭 선택성에 의해 야기되는 하드마스크 잔류가 감소하는 것에 기인한다. 다른 예에서, 깊은 컨택 홀 변형은 하드마스크의 더 낮은 밀도 및 열악한 열 전도성에 기인한다. 슬릿 패턴 변형 또는 라인 굽힘은 HM 재료의 더 낮은 선택성 및 응력에 기인한다. 나노결정질 다이아몬드 층은, 종래의 하드마스크들에 관하여, 상기 설명된 바와 같이 패턴 붕괴(collapse)를 회피할뿐만 아니라 피처의 비-원형 에칭의 휨 및 굽힘을 회피하면서 형성될 고 종횡비 피처들을 허용한다. 나노결정질 다이아몬드 층은, 높은 물리 저항(physical resistivity) 모두를 갖고, 화학적으로 불활성이며, 높은 열 전도성을 갖는 것에 의해, 이러한 이익들을 달성한다. 높은 물리 저항을 갖고 화학적으로 불활성인 것은, 이전에 알려진 하드마스크들에 비해 개선된 에칭 선택성을 허용한다. 개선된 에칭 선택성은 양호한 에칭 프로파일이 유지되는 것을 허용한다. 또한, 나노결정질 다이아몬드 층은 표준 탄소 하드마스크들보다 다이아몬드에 훨씬 더 가까우며, 이는, 층에 높은 열 전도성을 부여한다. 에칭 프로세스 동안, 상당한 양의 열이 축적된다. 이러한 열은, 아래 놓인 층들에 포획된 채로 남아있으면, 뒤틀림(warping)을 생성할 수 있다. 나노결정질 다이아몬드 층은 효율적인 열 전달을 허용하고, 이는, 뒤틀림 또는 다른 열-관련 형태왜곡을 방지한다. 그런 다음, 나노결정질 다이아몬드 층은, 산소-함유 가스 또는 질소-함유 가스의 존재 시의 애싱(ashing)에 의해 용이하게 그리고 선택적으로 제거될 수 있다.
[0034] 방법(300)은, 기판을 프로세스 챔버에 포지셔닝하는 것에 의해, 302에서 시작하며, 기판은 프로세싱 표면 및 지지 표면을 갖는다. 기판은 결정질 실리콘 기판과 같이 임의의 조성일 수 있다. 기판은 또한, 하나 또는 그 초과의 피처들, 예컨대, 비아(via) 또는 인터커넥트(interconnect)를 포함할 수 있다. 기판은 기판 지지부 상에 지지될 수 있다. 기판 지지부는 특정 온도 범위에서 유지될 수 있다. 일 실시예에서, 기판 지지부는 섭씨 약 500도 내지 섭씨 약 650도의 온도 범위에서 유지된다.
[0035] 하나 또는 그 초과의 실시예들과 함께 사용되는 프로세스 챔버는, 원격 플라즈마 소스를 갖는 임의의 CVD 프로세스 챔버, 예컨대, 상기 설명된 프로세스 챔버(100) 또는 다른 제조업자들로부터의 챔버들일 수 있다. 이하에서 설명되는 유량들 및 다른 프로세싱 파라미터들은 300mm 기판에 대한 것이다. 이러한 파라미터들은 본원에서 개시되는 실시예들로부터 벗어나지 않고 사용되는 챔버의 타입 및 프로세싱될 기판의 크기에 기초하여 조정될 수 있다는 것이 이해되어야 한다.
[0036] 본원에서 사용되는 바와 같은 "기판 표면"은, 기판 상에 형성된 임의의 기판 또는 재료 표면을 지칭하며, 그러한 표면 상에서 필름 프로세싱이 수행될 수 있다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 재료들, 예컨대, 실리콘, 실리콘 옥사이드, 실리콘 나이트라이드, 도핑된(doped) 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어, 및 임의의 다른 재료들, 예컨대, 금속들, 금속 나이트라이드들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판 표면은 또한, 유전체 재료들, 예컨대, 실리콘 다이옥사이드 및 탄소 도핑된 실리콘 옥사이드들을 포함할 수 있다. 기판들은, 200mm, 300mm, 또는 다른 직경의 웨이퍼들뿐만 아니라, 직사각형 또는 정사각형 판들(panes)과 같은 다양한 치수들을 가질 수 있다.
[0037] 그런 다음, 304에서, 디바이스 층이 프로세싱 표면 상에 증착될 수 있다. 디바이스 층은, 도 2에 관하여 설명된 바와 같은 디바이스 층일 수 있다. 또한, 디바이스 층은, 복수의 디바이스 층들 중 하나일 수 있다. 디바이스 층들은, 3D NAND 디바이스의 컴포넌트들과 같은, 하나 또는 그 초과의 피처들 또는 컴포넌트들을 형성하기 위해, 함께 작동할 수 있다.
[0038] 그런 다음, 306에서, 나노결정질 다이아몬드 층이 디바이스 층 상에 증착된다. 나노결정질 다이아몬드 층은 6nm 미만의 평균 결정 입도를 가질 수 있다. 일 예에서, 나노결정질 다이아몬드 층은 2nm 내지 5nm의 평균 결정 입도를 갖는다. 6nm 미만과 같은 작은 결정 입도는, 나노결정질 다이아몬드 층과 같은 하드마스크 층과 아래 놓인 층 사이의 접착의 양호한 제어, 그리고 하드마스크 층에 대해 더 작은 크기를 허용한다. 증착 동안 더 큰 결정 입도의 무작위(random) 포지셔닝은, 하드마스크 층과 아래 놓인 층 사이의 비-접촉 공간들의 개수를 증가시킬 것이다. 비-접촉 공간은, 하드마스크 층의 결정들의 크기 및 형상에 기인하여 그리고 아래 놓인 층 자체의 거칠기에 기인하여 하드마스크 층이 아래 놓인 층과 직접 접촉하지 않는, 하드마스크 층과 아래 놓인 층 사이의 공간이다. 더 큰 비-접촉 공간은 층의 접착을 감소시키고, 하드마스크와 아래 놓인 층 사이의 열 전달을 감소시킨다. 비-접촉 공간의 크기는 더 작은 결정들에 의해 감소되는데, 이는, 더 작은 결정들이, 층의 부분으로서 증착될 때, 더 큰 결정들보다 더 밀집되게(tightly) 팩킹될(packed) 수 있기 때문이다. 또한, 더 작은 결정 입도에 기인하여, 층은 더 큰 결정 입도 층들보다 더 얇게 만들어질 수 있으면서, 아래 놓인 층과 양호한 컨택을 유지할 수 있다.
[0039] 최종적으로, 더 작은 결정 입도는 하드마스크 층에서의 더 작은 거칠기를 허용한다. 또한 LER(line edge roughness)로 알려진 LWR(line width roughness)은, 하드마스크 릴리프(relief) 또는 피처의 폭에서의 과도한 변화들이다. 변화가, 에칭 동안 트렌치들 상에 그리고 궁극적으로 회로에 전달될 수 있기 때문에, LWR 또는 LER에 기인한 변화들 또는 거칠기는 불리할 수 있다. 변화들은, 하드마스크 릴리프의 피처 사이즈의 감소에 따라 더 중대해진다. 하드마스크 층으로부터 형성된 피처들의 임계 치수는, LER 또는 LWR의 효과를 감소시킴으로써 더 작게 만들어질 수 있다. LER 또는 LWR은, 더 작은 결정 입도를 가지고 그에 의해 더 작은 거칠기를 가짐으로써 감소될 수 있다.
[0040] 나노결정질 다이아몬드 층의 증착은, 제 1 압력의 원격 플라즈마 챔버로 증착 가스를 전달하는 것에 의해 시작될 수 있다. 증착 가스는 탄소-함유 전구체 및 수소 함유 가스를 포함한다. 이러한 실시예에서, 탄소-함유 전구체는 알칸(alkane) 전구체이다. 알칸 전구체는, 메탄, 에탄, 프로판, 및 이들의 조합들과 같은, 포화 비분기(saturated unbranched) 탄화수소일 수 있다. 다른 알칸 전구체들은 n-부탄, n-펜탄, n-헥산, n-헵탄, n-옥탄, 및 이들의 조합들을 포함한다. 수소 함유 가스는 H2, H2O, NH3 또는 다른 수소 함유 분자들을 포함할 수 있다. 증착 가스는 불활성 가스를 더 포함할 수 있다. 불활성 가스는 아르곤과 같은 희가스(noble gas)일 수 있다.
[0041] 그런 다음, 증착 가스는 원격 플라즈마 챔버로 전달된다. 증착 가스는 챔버 내에서 혼합될 수 있거나, 챔버에 진입하기 전에 혼합될 수 있다. 증착 가스는, 5Torr 초과와 같이 상대적으로 높은 압력에서 전달된다. 일 실시예에서, 증착 가스는 약 10Torr 내지 100Torr, 예컨대, 약 50Torr에서 전달된다.
[0042] 그런 다음, 증착 가스는, 활성화된(activated) 증착 가스를 생성하기 위해 활성화될 수 있다. 증착 가스는, 전력 소스를 사용하여 플라즈마를 형성하는 것에 의해 활성화될 수 있다. 가스들을 반응성 종으로 활성화할 수 있고 반응성 종의 플라즈마를 유지할 수 있는 임의의 전력 소스가 사용될 수 있다. 예컨대, 무선 주파수(RF), 직류(DC), 또는 마이크로파(MW) 기반 전력 방전(power discharge) 기술들이 사용될 수 있다. 전력 소스는, 증착 가스의 플라즈마를 생성하고 유지하기 위해 원격 플라즈마 챔버에 인가되는 소스 플라즈마 전력을 생성한다. 소스 플라즈마 전력을 위해 RF 전력을 사용하는 실시예들에서, 소스 플라즈마 전력은, 300mm 기판의 경우, 약 2MHz 내지 약 170MHz의 주파수로 그리고 500W 내지 5000W의 전력 레벨로 전달될 수 있다(기판의 정상부 표면의 0.56W/㎠ 내지 기판의 정상부 표면의 5.56W/㎠). 다른 실시예들은, 300mm 기판의 경우, 약 1000W 내지 약 3000W의 소스 플라즈마 전력을 전달하는 것을 포함한다(기판의 정상부 표면의 1.11W/㎠ 내지 기판의 정상부 표면의 3.33W/㎠). 인가되는 전력은 프로세싱되는 기판의 크기에 따라 조정될 수 있다.
[0043] 원격 플라즈마 챔버의 높은 압력뿐만 아니라 다른 인자들에 기초하여, 라디칼 형성이 최대화되는 동안, 이온화된 종 형성은 최소화될 것이다. 이론에 의해 제한되는 것을 의도하지 않으면서, 나노결정질 다이아몬드 층은 sp2 결합들보다는 주로 sp3 결합들이어야 한다고 생각된다. 또한, 더 많은 sp3 결합은, 층의 증착 동안, 이온화된 종에 비해 라디칼 종의 개수를 증가시키는 것에 의해 달성될 수 있다고 생각된다. 이온화된 종은 매우 에너지적(energetic)이며, 라디칼들보다 이동을 위한 더 많은 공간(room)을 필요로 할 수 있다. 압력을 증가시킴으로서, 전자 에너지가 감소되는 반면에 다른 분자들과의 충돌 가능성이 증가한다. 전자 에너지의 감소 및 충돌들의 회수의 증가는, 이온 형성에 비해 라디칼 형성을 우선한다(favor).
[0044] 일단 활성화되면, 그러면, 활성화된 증착 가스는 제 2 압력을 갖는 제 2 용적을 통해 전달된다. 제 2 용적은 제 2 챔버, 또는 프로세스 용적과 원격 플라즈마 챔버 사이의 다른 한정된 지역일 수 있다. 일 예에서, 제 2 용적은 원격 플라즈마 챔버와 프로세스 용적 사이의 연결부이다.
[0045] 제 2 압력은 제 1 압력 미만이다. 유량, 전체 용적의 변화, 또는 이들의 조합에 기초한, 원격 플라즈마 챔버로부터 제 2 용적으로의 이동은, 제 2 용적에서의 활성화된 증착 가스의 감소된 압력을 초래한다. 압력이 감소되어, 이온화된 종의, 증착 층과의 충돌을 감소시키면서, 라디칼 종으로부터 더 양호한 증착을 허용한다. 일 실시예에서, 제 2 압력은 약 1Torr 내지 약 5Torr이다.
[0046] 그런 다음, 활성화된 증착 가스는 프로세스 챔버의 프로세스 용적 내의 기판으로 전달된다. 기판은 결정질 실리콘 기판과 같이 임의의 조성일 수 있다. 기판은 또한, 하나 또는 그 초과의 피처들, 예컨대, 비아(via) 또는 인터커넥트(interconnect)를 포함할 수 있다. 기판은 기판 지지부 상에 지지될 수 있다. 기판 지지부는 특정 온도 범위에서 유지될 수 있다. 일 실시예에서, 기판 지지부는 섭씨 약 500도 내지 섭씨 약 650도의 온도 범위에서 유지된다.
[0047] 기판은 나노결정질 층의 증착을 위해 사전 시딩될(preseeded) 수 있다. 일 실시예에서, 기판은 시딩 용액에 침지되거나 다른 방식으로 코팅된다. 시딩 용액은 에탄올계 나노다이아몬드 현탁액(ethanol based nanodiamond suspension)이다. 기판은 초음파 처리 동안 현탁액에 침지되고, 이는, 현탁된(suspended) 나노다이아몬드들 중 일부를 기판의 표면에 접착시킨다. 다른 사전 시딩 기술들이, 본원에서 설명되는 실시예들로부터 벗어나지 않고 채용될 수 있다.
[0048] 하나 또는 그 초과의 실시예들과 함께 사용되는 프로세스 챔버는, 원격 플라즈마 소스를 갖는 임의의 CVD 프로세스 챔버, 예컨대, 상기 설명된 프로세스 챔버(100) 또는 다른 제조업자들로부터의 챔버들일 수 있다. 이하에서 설명되는 유량들 및 다른 프로세싱 파라미터들은 300mm 기판에 대한 것이다. 이러한 파라미터들은 본원에서 개시되는 실시예들로부터 벗어나지 않고 사용되는 챔버의 타입 및 프로세싱될 기판의 크기에 기초하여 조정될 수 있다는 것이 이해되어야 한다.
[0049] 본원에서 사용되는 바와 같은 "기판 표면"은, 기판 상에 형성된 임의의 기판 또는 재료 표면을 지칭하며, 그러한 표면 상에서 필름 프로세싱이 수행된다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 재료들, 예컨대, 실리콘, 실리콘 옥사이드, 실리콘 나이트라이드, 도핑된(doped) 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어, 및 임의의 다른 재료들, 예컨대, 금속들, 금속 나이트라이드들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판 표면은 또한, 유전체 재료들, 예컨대, 실리콘 다이옥사이드 및 탄소 도핑된 실리콘 옥사이드들을 포함할 수 있다. 기판들은, 200mm, 300mm, 또는 다른 직경의 웨이퍼들뿐만 아니라, 직사각형 또는 정사각형 판들(panes)과 같은 다양한 치수들을 가질 수 있다.
[0050] 프로세스 용적은, 제 2 압력 미만인 제 3 압력에서, 활성화된 증착 가스를 수용한다. 제 3 압력은 2Torr 미만의 압력, 예컨대, 약 500mTorr 내지 1Torr의 압력일 수 있다.
[0051] 그런 다음, 나노결정질 다이아몬드 층이 기판의 표면 상에 증착된다. 이전에 형성된 활성화된 증착 가스로부터의 라디칼들은 기판 표면 상에 충돌하여 나노결정질 다이아몬드 층을 형성한다. 원격으로 형성된 라디칼들로부터 나노결정질 다이아몬드 층에서의 sp3 결합의 형성에 낮은 압력이 유익하다고 생각된다. 원격 플라즈마 소스에서의 더 높은 압력은 우선적인 라디칼 형성을 허용하는 반면, 프로세스 용적에서의 더 낮은 압력은, 이전에 형성된 라디칼로부터 더 균일한 증착을 허용한다.
[0052] 일단 나노결정질 다이아몬드 층이 증착되면, 수소 함유 가스가 원격 플라즈마 챔버로 전달된다. 수소 함유 가스는 별도의 시간에 전달될 수 있거나, 또는 이전 단계로부터의 가스 유동이 유지될 수 있다. 이 부분에 대해서 알칸 전구체는 존재하지 않는다. 수소 함유 가스는 불활성 가스와 함께 전달될 수 있거나, 또는 다수의 수소 함유 가스들의 조합의 일부로서 전달될 수 있다.
[0053] 그런 다음, 수소 함유 가스는, 활성화된 수소 함유 가스를 생성하기 위해 활성화된다. 수소 함유 가스는, 활성화된 증착 가스를 형성하는 것과 관련하여 논의된 플라즈마의 형성을 위한, 동일한 압력, 온도, 전력 유형, 전력 범위들 및 다른 파라미터들을 사용하여 플라즈마로 변환될 수 있다.
[0054] 일단, 활성화된 수소 함유 가스가 형성되면, 이는, 프로세스 용적의 기판으로 전달될 수 있다. 프로세스 용적 및 기판은, 상기 설명된 바와 같은, 동일한 압력, 온도, 및 다른 파라미터들에서 유지될 수 있다. 증착 프로세스 동안, 증착된 나노결정질 다이아몬드 층의 표면 상에 폴리머들이 형성될 수 있다고 생각된다. 폴리머들은 추가적인 증착에 영향을 줄 수 있고, 그렇지 않으면, 증착된 층의 성능을 저하시킬 수 있다. 활성화된 수소 함유 가스를 증착된 층에 전달함으로써, 폴리머들은 휘발성(volatile)이 되고, 그런 다음에 챔버로부터 제거될 수 있으며, 이로써 폴리머들은 후속 증착 프로세스들에 영향을 미치지 않는다.
[0055] 그런 다음, 상기 엘리먼트들은, 원하는 두께의 나노결정질 다이아몬드 스택(stack)을 증착시키기 위해 반복될 수 있다. 각각의 증착 사이클은 약 20Å 내지 약 200Å, 예컨대, 약 100Å의 두께를 생성한다. 상기 단계들을 반복하는 것에 의해, 이전 층은 다음 증착을 위한 시드 층으로서 작동하며, 전체적인 원하는 두께가 증착되는 것을 허용한다. 일 실시예에서, 나노결정질 다이아몬드 스택은 1㎛두께로 증착된다.
[0056] 디바이스 층은 나노결정질 다이아몬드 층의 증착을 위해 사전 시딩될 수 있다. 일 실시예에서, 기판은 시딩 용액에 침지되거나 다른 방식으로 코팅된다. 시딩 용액은 에탄올계 나노다이아몬드 현탁액일 수 있다. 기판은 초음파 처리 동안 현탁액에 침지되고, 이는, 현탁된(suspended) 나노다이아몬드들 중 일부를 기판의 표면에 접착시킨다. 다른 사전 시딩 기술들이, 본원에서 설명되는 실시예들로부터 벗어나지 않고 채용될 수 있다.
[0057] 나노결정질 다이아몬드 층은 증착 가스를 사용하여 증착될 수 있다. 증착 가스는 탄소-함유 전구체 및 수소 함유 가스를 포함할 수 있다. 이러한 실시예에서, 탄소-함유 전구체는 알칸, 알켄(alkene), 또는 알킨(alkyne) 전구체일 수 있다. 알칸 전구체는, 메탄, 에탄, 프로판, 및 이들의 조합들과 같은, 포화 비분기(saturated unbranched) 탄화수소일 수 있다. 다른 알칸 전구체들은 n-부탄, n-펜탄, n-헥산, n-헵탄, n-옥탄, 및 이들의 조합들을 포함한다. 수소 함유 가스는 H2, H2O, NH3 또는 다른 수소 함유 분자들을 포함할 수 있다. 증착 가스는 불활성 가스를 더 포함할 수 있다. 불활성 가스는 아르곤과 같은 희가스(noble gas)일 수 있다.
[0058] 그런 다음, 308에서, 나노결정질 다이아몬드 층이 패터닝되고 에칭될 수 있다. 패터닝은, 나노결정질 다이아몬드 층 위의 포토레지스트의 증착을 포함할 수 있다. 그런 다음에, 패턴을 생성하기 위해, 포토레지스트는 적절한 파장의 방사선(radiation)에 노출된다(exposed). 그런 다음에, 패턴이 포토레지스트 내로 그런 다음에 나노결정질 다이아몬드 층 내로 양자 모두 내로 에칭된다.
[0059] 그런 다음, 엘리먼트(310)에서, 피처를 형성하기 위해 디바이스 층이 에칭될 수 있다. 나노결정질 다이아몬드 층에 형성된 패턴을 이용하면, 그러면 디바이스 층이 에칭될 수 있다. 디바이스 층은, 나노결정질 다이아몬드 층에 대하여 디바이스 층에 대해 선택적인 에천트(etchant)에 의해 에칭된다. 디바이스 층은, 당업계에 잘 알려진 화학(chemistry) 및 기술들을 사용하여 에칭된다. 일 실시예에서, 에천트는 염소(chlorine) 함유 에천트이다.
[0060] 그런 다음, 엘리먼트(312)에서, 나노결정질 다이아몬드 층은 디바이스 층의 표면으로부터 제거될 수 있다. 나노결정질 다이아몬드 층은, 플라즈마 애시 프로세스를 사용하여, 예컨대, 디바이스 층의 표면으로부터 애싱될 수 있다. 플라즈마 애시 프로세스는, O2와 같은 산소-함유 가스를 활성화하는 단계를 포함할 수 있다. O2를 사용할 때, 애시 레이트는 약 900A/분 또는 그 초과이다. 나노결정질 다이아몬드 층은, 캘리포니아주 산타 클라라 소재의 Applied Materials, Inc.로부터 입수 가능한 Centura Avatar 에칭 시스템과 같은 고 종횡비 에칭 시스템을 사용하여 애싱될 수 있다.
[0061] 표 1은, 비결정질 탄소 하드마스크(ACH)와 나노결정질 다이아몬드 하드마스크 사이의 에칭 선택성 비교 및 동반되는 필름 특성들을 보여준다.
Figure pat00001
[0062] 필름들은 실리콘 기판 상에 균일한 두께로 증착되었다. 증착된 제 1 필름은 ACH 필름이었다. ACH 필름은, 메탄 및 수소-함유 전구체로부터의 CVD 프로세스를 사용하여 증착되었다. 증착 레이트는, 섭씨 550도의 증착 온도에서 약 2500Å/분이었다. RMS 거칠기는 약 0.46이었다. 밀도는 1.45g/㎤이었다. 응력은 약 50MPa이었고, 열 전도율은 1W/(m*K) 미만이었다. 표준 ACH 필름들로 정규화된(normalized) 바와 같은, ACH의 블랭킷 에칭 선택성은 약 1이다. ACH 필름은 O2 및 N2 플라즈마 처리에 의해 제거될 수 있다.
[0063] 증착된 제 2 필름은 NCD 필름이었다. NCD 필름은, 메탄 및 수소-함유 전구체로부터의 MWCVD 프로세스를 사용하여 증착되었다. 증착 레이트는, 섭씨 600도의 증착 온도에서 약 170Å/분이었다. RMS 거칠기는 약 7.54이었다. 밀도는 3.2g/㎤이었다. 응력은 약 -207MPa이었고, 열 전도율은 약 12W/(m*K)이었다. 표준 ACH 필름들로 정규화된 바와 같은, NCD의 블랭킷 에칭 선택성은 약 2.4이다. NCD 필름은 O2 및 N2 플라즈마 처리에 의해 제거될 수 있다.
[0064] 상기 표는, 에칭 레이트, 선택성, 및 스트립 능력(stripability)과 같은, ACH 및 NCD 필름들의 블랭킷 필름 특성들 간의 비교를 나타낸다. 본원에 도시된 바와 같이, NCD 필름은 ACH 필름에 비해 훨씬 더 높은 에칭 선택성을 갖는다. 또한, NCD는 동일한 에칭 프로세스에 의해 에칭되고 스트리핑될(stripped) 수 있다.
[0065] 전술한 내용은 장치 및 방법들의 실시예들에 관한 것이지만, 그의 기본적인 범위로부터 벗어나지 않고 다른 그리고 추가적인 실시예들이 안출될 수 있으며, 그의 범위는 이하의 청구항들에 의해서 결정된다.

Claims (15)

  1. 디바이스로서,
    프로세싱 표면 및 지지 표면을 갖는 기판;
    상기 프로세싱 표면 상에 형성된 디바이스 층; 및
    상기 디바이스 층 상에 형성된 나노결정질(nanocrystalline) 다이아몬드 층 - 상기 나노결정질 다이아몬드 층은 2nm 내지 5nm의 평균 결정 입도(average grain size)를 가짐 - 을 포함하는,
    디바이스.
  2. 제 1 항에 있어서,
    상기 나노결정질 다이아몬드 층 위에 형성된 포토레지스트(photoresist)를 더 포함하는,
    디바이스.
  3. 제 1 항에 있어서,
    상기 나노결정질 다이아몬드 층은, 6nm 미만의 높이 편차(height deviation)의 제곱 평균 제곱근(root mean square)을 갖는 표면 거칠기를 더 갖는,
    디바이스.
  4. 제 1 항에 있어서,
    상기 나노결정질 다이아몬드 층 및 상기 디바이스 층 각각은, 내부에 형성된 채널을 갖는,
    디바이스.
  5. 제 1 항에 있어서,
    상기 디바이스 층은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 또는 이들의 조합들을 포함하는,
    디바이스.
  6. 제 1 항에 있어서,
    상기 디바이스 층은 티타늄, 백금, 루테늄, 티타늄 나이트라이드, 하프늄 나이트라이드, 탄탈룸 나이트라이드, 지르코늄 나이트라이드, 또는 금속 실리사이드, 예컨대, 티타늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합을 포함하는,
    디바이스.
  7. 제 1 항에 있어서,
    상기 디바이스 층은 반도체 플로팅 게이트(floating gate), 전도성 나노입자들, 또는 이산 전하 저장 유전체 피처(discrete charge storage dielectric feature)를 포함하는,
    디바이스.
  8. 기판을 프로세싱하기 위한 방법으로서,
    기판의 프로세싱 표면 상에 디바이스 층을 증착시키는 단계 - 상기 기판은 프로세스 챔버에 포지셔닝됨 -;
    상기 디바이스 층 상에 나노결정질 다이아몬드 층을 증착시키는 단계 - 상기 나노결정질 다이아몬드 층은 2nm 내지 5nm의 평균 결정 입도를 가짐 -;
    상기 나노결정질 다이아몬드 층을 패터닝하고 에칭하는 단계;
    피처를 형성하기 위해 상기 디바이스 층을 에칭하는 단계; 및
    상기 디바이스 층의 표면으로부터 상기 나노결정질 다이아몬드 층을 애싱하는(ashing) 단계를 포함하는,
    기판을 프로세싱하기 위한 방법.
  9. 제 8 항에 있어서,
    상기 피처는 50:1 초과의 종횡비를 갖는,
    기판을 프로세싱하기 위한 방법.
  10. 제 8 항에 있어서,
    상기 나노결정질 다이아몬드 층을 증착시키기 전에 시드 층(seed layer)을 형성하는 단계를 더 포함하는,
    기판을 프로세싱하기 위한 방법.
  11. 디바이스로서,
    프로세싱 표면 및 지지 표면을 갖는 기판;
    상기 프로세싱 표면 상에 형성된 복수의 디바이스 층들 - 상기 디바이스 층들 중 적어도 하나는 3D NAND 구조의 하나 또는 그 초과의 컴포넌트들을 형성함 -;
    상기 디바이스 층을 통해 형성된 복수의 채널들 - 복수의 채널들 각각은 상기 하나 또는 그 초과의 컴포넌트들 중 적어도 하나에 연결됨 -; 및
    프로세싱 층 상에 형성된 나노결정질 다이아몬드 층 - 상기 나노결정질 다이아몬드 층은 2nm 내지 5nm의 평균 결정 입도를 가짐 - 을 포함하는,
    디바이스.
  12. 제 11 항에 있어서,
    상기 나노결정질 다이아몬드 층은, 6nm 미만의 높이 편차(height deviation)의 제곱 평균 제곱근(root mean square)을 갖는 표면 거칠기를 더 갖는,
    디바이스.
  13. 제 11 항에 있어서,
    상기 복수의 디바이스 층들 중 적어도 하나는 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 또는 이들의 조합들을 포함하는,
    디바이스.
  14. 제 11 항에 있어서,
    상기 복수의 디바이스 층들 중 적어도 하나는 티타늄, 백금, 루테늄, 티타늄 나이트라이드, 하프늄 나이트라이드, 탄탈룸 나이트라이드, 지르코늄 나이트라이드, 또는 금속 실리사이드, 예컨대, 티타늄 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 또는 이들의 조합을 포함하는,
    디바이스.
  15. 제 11 항에 있어서,
    상기 복수의 디바이스 층들 중 적어도 하나는 반도체 플로팅 게이트, 전도성 나노입자들, 또는 이산 전하 저장 유전체 피처를 포함하는,
    디바이스.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200035500A (ko) * 2017-09-05 2020-04-03 어플라이드 머티어리얼스, 인코포레이티드 3d 메모리 구조들에서의 고종횡비 홀 형성에 대한 상향식 접근법
KR20220093788A (ko) * 2020-12-28 2022-07-05 알에프에이치아이씨 주식회사 다이아몬드 기판, 다이아몬드 커버, 다이아몬드 플레이트 및 반도체 패키지의 제조 공정, 및 이를 이용하여 제조된 반도체 패키지

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10249495B2 (en) * 2016-06-28 2019-04-02 Applied Materials, Inc. Diamond like carbon layer formed by an electron beam plasma process
US10760157B2 (en) * 2016-08-09 2020-09-01 Akhan Semiconductor, Inc. Thin film diamond coating system and method
US10858727B2 (en) 2016-08-19 2020-12-08 Applied Materials, Inc. High density, low stress amorphous carbon film, and process and equipment for its deposition
KR102604084B1 (ko) * 2017-06-08 2023-11-17 어플라이드 머티어리얼스, 인코포레이티드 하드마스크 및 다른 패터닝 응용들을 위한 고밀도 저온 탄소 막들
CN107946311B (zh) * 2017-11-21 2020-09-25 长江存储科技有限责任公司 控制3d nand闪存结构中沟道关键尺寸的方法
JP7111819B2 (ja) * 2018-01-15 2022-08-02 アプライド マテリアルズ インコーポレイテッド 遠隔プラズマによる酸化へのアルゴン添加
CN108315818A (zh) * 2018-05-02 2018-07-24 苏州贝莱克晶钻科技有限公司 单晶金刚石合成装置和方法
TWI764008B (zh) * 2018-06-19 2022-05-11 美商應用材料股份有限公司 高品質間隙填充的高偏壓沉積
CN109496358B (zh) 2018-10-26 2020-10-30 长江存储科技有限责任公司 3d nand存储器件的结构及其形成方法
KR102759372B1 (ko) * 2019-01-08 2025-01-24 삼성전자주식회사 실리콘 질화물용 식각제 조성물 및 반도체 소자의 제조 방법
CN110114880B (zh) * 2019-03-29 2020-10-30 长江存储科技有限责任公司 具有氮化硅栅极到栅极电介质层的存储堆叠体及其形成方法
JP2020191427A (ja) 2019-05-23 2020-11-26 東京エレクトロン株式会社 ハードマスク、基板処理方法及び基板処理装置
US11384428B2 (en) * 2019-07-19 2022-07-12 Applied Materials, Inc. Carbon layer covered mask in 3D applications
KR102881231B1 (ko) 2020-02-19 2025-11-04 도쿄엘렉트론가부시키가이샤 기판 처리 방법 및 기판 처리 시스템
JP2021145031A (ja) 2020-03-11 2021-09-24 キオクシア株式会社 半導体装置の製造方法
US11791167B2 (en) * 2020-03-31 2023-10-17 Tokyo Electron Limited Cyclic self-limiting etch process
CN115349165A (zh) 2020-03-31 2022-11-15 东丽株式会社 无机固体物图案的制造方法及无机固体物图案
TWI723856B (zh) * 2020-04-28 2021-04-01 逢甲大學 大氣常壓低溫電漿沉積抗刮疏水層的方法
CN115917707A (zh) * 2020-06-29 2023-04-04 应用材料公司 用于生产用于硬模和其他图案化应用的高密度掺杂碳膜的方法
US11594416B2 (en) 2020-08-31 2023-02-28 Applied Materials, Inc. Tribological properties of diamond films
US20220127721A1 (en) * 2020-10-23 2022-04-28 Applied Materials, Inc. Depositing Low Roughness Diamond Films
US11521926B2 (en) 2021-03-10 2022-12-06 Nanya Technology Corporation Semiconductor device structure with serpentine conductive feature and method for forming the same
US11946134B2 (en) * 2022-01-27 2024-04-02 Applied Materials, Inc. In situ nucleation for nanocrystalline diamond film deposition
US12327733B2 (en) * 2022-02-15 2025-06-10 Applied Materials, Inc. Methods to reduce UNCD film roughness
CN115632048B (zh) * 2022-09-23 2023-08-01 北京科技大学 一种具有纳米金刚石钝化层的TaN薄膜电阻器及其制备方法
US12442104B2 (en) 2023-04-20 2025-10-14 Applied Materials, Inc. Nanocrystalline diamond with amorphous interfacial layer

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04257232A (ja) * 1990-08-24 1992-09-11 Thomson Csf パワートランジスタおよびその製造法
US6673684B1 (en) * 2002-07-31 2004-01-06 Advanced Micro Devices, Inc. Use of diamond as a hard mask material
US20100209665A1 (en) * 2005-09-29 2010-08-19 Konovalov Valeriy V Ultra smooth nanostructured diamond films and compositions and methods for producing same
US20110266611A1 (en) * 2010-04-29 2011-11-03 Beom-Yong Kim Nonvolatile memory device and method for fabricating the same
JP2012151187A (ja) * 2011-01-17 2012-08-09 Toshiba Corp 半導体記憶装置の製造方法
JP2012227326A (ja) * 2011-04-19 2012-11-15 Toshiba Corp 不揮発性半導体記憶装置とその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2001233057A1 (en) * 2000-01-27 2001-08-14 The University Of Chicago Patterning of nanocrystalline diamond films for diamond microstructures useful in mems and other devices
JP2004111704A (ja) 2002-09-19 2004-04-08 Mitsubishi Electric Corp メンブレンマスクの製法および該製法を用いたメンブレンマスク
JP2004176132A (ja) * 2002-11-27 2004-06-24 Toppan Printing Co Ltd ナノダイヤモンド膜及びその製造方法
US7306778B2 (en) * 2003-06-19 2007-12-11 Nanotech Llc Diamond films and methods of making diamond films
US7128889B2 (en) * 2003-06-26 2006-10-31 Carlisle John A Method to grow carbon thin films consisting entirely of diamond grains 3-5 nm in size and high-energy grain boundaries
JP2005039082A (ja) * 2003-07-16 2005-02-10 Toppan Printing Co Ltd マスクブランクス及びステンシルマスク及びその製造方法及びその露光方法
EP2431504B1 (en) * 2004-05-27 2014-01-01 Toppan Printing Co., Ltd. Method for manufacturing an organic thin fim transistor using a nano-crystalline diamond film
US7394103B2 (en) * 2004-09-13 2008-07-01 Uchicago Argonne, Llc All diamond self-aligned thin film transistor
KR101019875B1 (ko) * 2006-06-30 2011-03-04 어플라이드 머티어리얼스, 인코포레이티드 나노결정 형성
JP2009091234A (ja) * 2007-09-18 2009-04-30 Tokyo Univ Of Science 導電性ダイヤモンド膜が形成された基板及び導電性ダイヤモンド膜が形成された基板の製造方法
US8008095B2 (en) * 2007-10-03 2011-08-30 International Business Machines Corporation Methods for fabricating contacts to pillar structures in integrated circuits
US8793866B1 (en) * 2007-12-19 2014-08-05 Western Digital (Fremont), Llc Method for providing a perpendicular magnetic recording head
US8470701B2 (en) 2008-04-03 2013-06-25 Advanced Diamond Technologies, Inc. Printable, flexible and stretchable diamond for thermal management
CN104733469B (zh) * 2010-06-30 2018-11-06 桑迪士克科技有限责任公司 超高密度垂直与非记忆器件及其制造方法
US20130175546A1 (en) 2012-01-06 2013-07-11 Akhan Technologies, Inc. Diamond Semiconductor System and Method
KR102015578B1 (ko) * 2012-09-11 2019-08-28 삼성전자주식회사 불휘발성 메모리 장치 및 그 형성방법
JP5951442B2 (ja) * 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04257232A (ja) * 1990-08-24 1992-09-11 Thomson Csf パワートランジスタおよびその製造法
US6673684B1 (en) * 2002-07-31 2004-01-06 Advanced Micro Devices, Inc. Use of diamond as a hard mask material
US20100209665A1 (en) * 2005-09-29 2010-08-19 Konovalov Valeriy V Ultra smooth nanostructured diamond films and compositions and methods for producing same
US20110266611A1 (en) * 2010-04-29 2011-11-03 Beom-Yong Kim Nonvolatile memory device and method for fabricating the same
JP2012151187A (ja) * 2011-01-17 2012-08-09 Toshiba Corp 半導体記憶装置の製造方法
JP2012227326A (ja) * 2011-04-19 2012-11-15 Toshiba Corp 不揮発性半導体記憶装置とその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200035500A (ko) * 2017-09-05 2020-04-03 어플라이드 머티어리얼스, 인코포레이티드 3d 메모리 구조들에서의 고종횡비 홀 형성에 대한 상향식 접근법
KR20220093788A (ko) * 2020-12-28 2022-07-05 알에프에이치아이씨 주식회사 다이아몬드 기판, 다이아몬드 커버, 다이아몬드 플레이트 및 반도체 패키지의 제조 공정, 및 이를 이용하여 제조된 반도체 패키지

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