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KR20170073400A - Resistor element and board having the same mounted thereon - Google Patents

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KR20170073400A
KR20170073400A KR1020150182280A KR20150182280A KR20170073400A KR 20170073400 A KR20170073400 A KR 20170073400A KR 1020150182280 A KR1020150182280 A KR 1020150182280A KR 20150182280 A KR20150182280 A KR 20150182280A KR 20170073400 A KR20170073400 A KR 20170073400A
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KR
South Korea
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layer
electrode
resistance
resistive
disposed
Prior art date
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Ceased
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KR1020150182280A
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Korean (ko)
Inventor
박상진
최우진
이재훈
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
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Priority to CN201610814916.XA priority patent/CN106898444B/en
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Abstract

본 발명의 일 실시 예에 따른 저항 소자는 제1면을 제공하는 베이스 기재; 상기 제1면의 제1 영역에 배치되는 저항층; 상기 제1면 상에서 서로 분리되도록 배치되며, 상기 저항층과 전기적으로 연결되는 제1 및 제3 전극층; 및 상기 제1 및 제3 전극층과 분리되도록 상기 제1면 상에 배치되는 제2 전극층을 포함할 수 있다.A resistive element according to an embodiment of the present invention includes: a base substrate for providing a first surface; A resistive layer disposed in a first region of the first surface; First and third electrode layers arranged to be separated from each other on the first surface and electrically connected to the resistive layer; And a second electrode layer disposed on the first surface to be separated from the first and third electrode layers.

Description

저항 소자 및 그 실장 기판{Resistor element and board having the same mounted thereon}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a resistive element,

본 발명은 저항 소자 및 그 실장기판에 관한 것이다.
The present invention relates to a resistive element and a mounting substrate thereof.

칩 형상의 저항 소자는 정밀 저항을 구현하는 데에 적합하며, 회로 내에서 전류를 조절하고, 전압을 강하시키는 역할을 할 수 있다.The chip-shaped resistive element is suitable for realizing a precision resistor, and it can serve to regulate the current in the circuit and to drop the voltage.

또한, 상기 저항 소자는, 하나의 인쇄회로기판 상에서 다양한 전자기기의 사양에 따라 전자부품이 교체, 제거, 또는 추가될 수 있도록 인쇄회로 기판을 설계하여 인쇄회로 기판을 플랫폼화하는 경우, 설계된 회로에 적합하도록 인쇄회로기판 상의 패턴을 연결하는데 사용될 수도 있다. In addition, when the printed circuit board is designed so that the electronic circuit can be replaced, removed, or added in accordance with the specification of various electronic apparatuses on one printed circuit board, and the printed circuit board is made into a platform, May be used to connect the pattern on the printed circuit board to suit.

또한, 상기 저항 소자는 인쇄회로 기판 상의 패턴을 전원 또는 접지에 연결하여 풀업(pull-up) 저항 또는 풀다운(pull-down) 저항으로 사용될 수 있다.
The resistive element can also be used as a pull-up resistor or a pull-down resistor by connecting the pattern on the printed circuit board to the power or ground.

그러나, 전자기기의 사양을 만족하는 회로를 설계하기 위해 복수의 저항을 사용하는 경우, 필수적으로 기판의 공간 사용이 늘어날 수 밖에 없다는 문제점이 있다.However, when a plurality of resistors are used for designing a circuit that meets the specification of an electronic device, there is a problem that space use of the substrate necessarily increases.

특히, 전자기기의 소형화 및 정밀화가 요구되는 추세이므로, 상술한 바와 같은 회로의 설계에 있어 인쇄회로기판의 공간 사용이 늘어나는 것은 바람직하지 않다.
Particularly, it is not desirable that the space usage of the printed circuit board is increased in the design of the circuit as described above, because it is required to downsize and refine the electronic device.

일본공개특허 제2004-031796호Japanese Patent Laid-Open No. 2004-031796

본 발명의 일 실시 예에 따르면, 인쇄회로기판의 실장 면적을 효율화할 수 있는 저항 소자 및 그 실장 기판이 제공될 수 있다.
According to one embodiment of the present invention, a resistive element and a mounting substrate thereof can be provided that can improve the mounting area of the printed circuit board.

본 발명의 일 실시 예에 따른 저항 소자는 제1면을 제공하는 베이스 기재; 상기 제1면의 제1 영역에 배치되는 저항층; 상기 제1면 상에서 서로 분리되도록 배치되며, 상기 저항층과 전기적으로 연결되는 제1 및 제3 전극층; 및 상기 제1 및 제3 전극층과 분리되도록 상기 제1면 상에 배치되는 제2 전극층을 포함한다.A resistive element according to an embodiment of the present invention includes: a base substrate for providing a first surface; A resistive layer disposed in a first region of the first surface; First and third electrode layers arranged to be separated from each other on the first surface and electrically connected to the resistive layer; And a second electrode layer disposed on the first surface to be separated from the first and third electrode layers.

또한, 본 발명의 다른 일 실시 예에 따른 저항 소자 실장 기판은 상부에 제1 전극패드, 제2 전극패드, 및 제3 전극패드를 가지는 인쇄회로기판; 및 상기 인쇄회로 기판에 실장되는 저항 소자를 포함하며, 상기 저항 소자는 제1면을 제공하는 베이스 기재, 상기 제1면의 제1 영역에 배치되는 저항층, 상기 제1면 상에서 서로 분리되도록 배치되고, 상기 저항층과 전기적으로 연결되는 제1 및 제3 전극층, 및 상기 제1 및 상기 제3 전극층과 분리되도록 상기 제1면 상에 배치되는 제2 전극층을 포함한다.
According to another aspect of the present invention, there is provided a resistive element mounting board comprising: a printed circuit board having a first electrode pad, a second electrode pad, and a third electrode pad on an upper surface thereof; And a resistive element mounted on the printed circuit board, wherein the resistive element comprises a base substrate for providing a first surface, a resistive layer disposed in a first region of the first surface, And first and third electrode layers electrically connected to the resistance layer and a second electrode layer disposed on the first surface to be separated from the first and third electrode layers.

본 발명의 일 실시 예에 따른 저항 소자는 기판 실장 시 공간 효율이 우수하고 인쇄회로기판과의 안정적인 연결이 가능한 효과를 가진다.The resistive element according to an embodiment of the present invention has an excellent space efficiency when mounting a substrate, and has a stable connection with a printed circuit board.

또한, 본 발명의 다른 일 실시 예에 따른 저항 소자 실장 기판은 스텁 라인(stub line)이 제거된 신호 선택 회로를 구성할 수 있다.
In addition, the resistance element mounting board according to another embodiment of the present invention can constitute a signal selection circuit in which a stub line is removed.

도 1은 본 발명의 일 실시 예에 따른 저항 소자를 나타내는 사시도이다.
도 2는 도 1의 Ⅰ-Ⅰ'의 단면도이다.
도 3은 본 발명의 다른 실시 예에 따른 저항 소자를 나타내는 단면도이다.
도 4는 본 발명의 또 다른 실시 예에 따른 저항 소자를 나타내는 사시도이다.
도 5는 본 발명의 일 실시 예에 따른 저항 소자의 실장기판을 나타내는 사시도이다.
도 6은 도 5의 Ⅱ-Ⅱ'의 단면도이다.
도 7a는 저항 소자 실장 기판의 일 예를 나타내는 도면이다.
도 7b 및 도 7c는 본 발명의 일 실시 예에 따른 저항 소자 실장 기판을 나타내는 도면이다.1 is a perspective view showing a resistance element according to an embodiment of the present invention.
2 is a cross-sectional view taken along the line I-I 'in Fig.
3 is a cross-sectional view showing a resistance element according to another embodiment of the present invention.
4 is a perspective view illustrating a resistance device according to another embodiment of the present invention.
5 is a perspective view showing a mounting substrate of a resistance element according to an embodiment of the present invention.
6 is a sectional view of II-II 'of FIG.
7A is a diagram showing an example of a resistor element mounting board.
7B and 7C are views showing a resistance element mounting board according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다. 또한, 본 발명의 실시 예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the following embodiments. Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. It should be understood that the various embodiments of the present invention are different, but need not be mutually exclusive.

도 1은 본 발명의 일 실시 예에 따른 저항 소자를 나타내는 사시도이고, 도 2는 도 1의 Ⅰ-Ⅰ'의 단면도이다.
FIG. 1 is a perspective view showing a resistance element according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line I-I 'of FIG.

도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 저항 소자(100)는 베이스 기재(110), 저항층(120) 및 각각 제1 내지 제3 전극층(131a, 132a, 133a)을 포함하는 제1 내지 제3 단자(131, 132, 133)를 포함한다.
1 and 2, a resistive element 100 according to an embodiment of the present invention includes a base substrate 110, a resistance layer 120, and first to third electrode layers 131a, 132a, and 133a, And includes first to third terminals 131, 132, and 133, respectively.

상기 베이스 기재(110)는 저항층(120)을 지지하고 저항 소자(100)의 강도를 확보하기 위한 것으로, 특별히 제한되지 않으며 예를 들어, 절연 기판 등을 사용할 수 있다. The base substrate 110 is for supporting the resistance layer 120 and securing the strength of the resistance element 100, and is not particularly limited. For example, an insulating substrate or the like can be used.

이에 제한되는 것은 아니나, 상기 베이스 기재(110)는 소정의 두께를 가지며, 일면의 형상이 직사각형인 얇은 판형으로 구성될 수 있으며, 표면이 아노다이징 처리되어 절연된 알루미나 재질로 형성될 수 있다.Although not limited thereto, the base substrate 110 may have a predetermined thickness and may have a thin plate shape having a rectangular shape on one side, and may be formed of an alumina material whose surface is anodized and insulated.

또한, 베이스 기재(110)는 열전전도가 우수한 재질로 형성됨에 따라 저항 소자의 사용 시 저항층(120)에서 생성된 열을 외부로 발산하는 열 확산 통로의 역할을 할 수 있다.In addition, since the base substrate 110 is formed of a material having a good thermal conductivity, it can serve as a heat diffusion path for dissipating the heat generated in the resistance layer 120 to the outside when the resistance element is used.

또한, 도 2에 도시된 바와 같이, 베이스 기재(110)는 저항층(120)이 배치되는 일영역에 식각 등의 공정을 통해 저항층(120)이 배치되는 공간을 포함할 수 있다.
2, the base substrate 110 may include a space in which the resistive layer 120 is disposed through a process such as etching in a region where the resistive layer 120 is disposed.

저항층(120)은 상기 베이스 기재가 제공하는 제1면의 제1 영역에 배치된다. 또한, 상기 저항층(120)은 제1 전극층(131a) 및 제3 전극층(133a)과 연결되어 제1 전극층(131a) 및 제3 전극층(133a) 간에 소정의 저항을 형성할 수 있다.
The resistive layer 120 is disposed in a first region of the first surface provided by the base substrate. The resistance layer 120 may be connected to the first electrode layer 131a and the third electrode layer 133a to form a predetermined resistance between the first electrode layer 131a and the third electrode layer 133a.

에를 들어, 저항층(120)은 트리밍(trimming)에 의해 저항값이 결정될 수 있다. 트리밍이란 저항값의 미세 조정을 위한 커팅 등과 같은 공정을 일컫는 것으로서, 회로 설계 시 각 저항부에 설정된 저항값을 결정하는 공정일 수 있다.
For example, the resistance layer 120 may be determined by resistance by trimming. Trimming refers to a process such as cutting for fine adjustment of a resistance value, and may be a process of determining a resistance value set in each resistance portion when designing a circuit.

이에 제한되는 것은 아니나, 상기 저항층(120)은 다양한 금속 또는 합금이나, 산화물과 같은 화합물이 사용될 수 있다. 예를 들어, Cu-Ni계 합금, Ni-Cr계 합금, Ru 산화물, Si 산화물, Mn 및 Mn계 합금 중 적어도 하나를 포함할 수 있다.
The resistance layer 120 may be made of various metals or alloys or compounds such as oxides. For example, at least one of Cu-Ni alloy, Ni-Cr alloy, Ru oxide, Si oxide, Mn and Mn alloy.

한편, 저항층(120)은 제1 전극층(131a) 및 제3 전극층(133a) 간을 단락하기 위한 도체인 단락편(short bar)일 수도 있다.
The resistance layer 120 may be a short bar that is a conductor for shorting between the first electrode layer 131a and the third electrode layer 133a.

제1 내지 제3 단자(131, 132, 133)는 베이스 기재(110)의 제1면 상에서 서로 분리되도록 배치되는 제1 내지 제3 전극층(131a, 132a, 133a)을 각각 포함할 수 있으며, 상기 제1 내지 제3 전극층 상에 배치되는 제1 내지 제3 도금층(131b, 132b, 133b)을 각각 포함할 수 있다.The first to third terminals 131, 132, and 133 may include first to third electrode layers 131a, 132a, and 133a disposed on the first surface of the base substrate 110 to be separated from each other, And first to third plating layers 131b, 132b, and 133b disposed on the first to third electrode layers, respectively.

예를 들어, 도 2에 도시된 바와 같이 제1 단자(131)는 제1 전극층(131a) 및 제1 도금층(131b)을 포함하고, 제2 단자(132)는 제2 전극층(132a) 및 제2 도금층(132b)을 포함하며, 제3 단자(133)는 제3 전극층(133a) 및 제3 도금층(133b)을 포함할 수 있다.
2, the first terminal 131 includes a first electrode layer 131a and a first plating layer 131b, and the second terminal 132 includes a second electrode layer 132a and a second electrode layer 132b. 2 plating layer 132b and the third terminal 133 may include a third electrode layer 133a and a third plating layer 133b.

제1 전극층(131a) 및 제3 전극층(133a)은 상기 저항층(120) 상에 분리되도록 배치될 수 있고, 각각 상기 저항층(120)과 연결될 수 있다.The first electrode layer 131a and the third electrode layer 133a may be disposed on the resistance layer 120 and may be connected to the resistance layer 120, respectively.

제2 전극층(132a)은 저항층(120)이 배치된 베이스 기재(110)의 제1면의 제1 영역과 다른 제2 영역 상에 배치될 수 있고, 제1 전극층(131a), 제3 전극층(133a)과 분리되도록 배치될 수 있다. 또한, 제2 전극층(132a)은 저항층(120)과 분리되도록 배치될 수 있다.The second electrode layer 132a may be disposed on a second region different from the first region of the first surface of the base substrate 110 on which the resistance layer 120 is disposed and may include a first electrode layer 131a, (Not shown). Also, the second electrode layer 132a may be disposed so as to be separated from the resistance layer 120.

즉, 상기 제2 전극층(132a)은 제1 전극층(131a), 제3 전극층(133a), 및 저항층(120)과 절연된 더미(dummy) 전극을 구성할 수 있다.
That is, the second electrode layer 132a may form a dummy electrode insulated from the first electrode layer 131a, the third electrode layer 133a, and the resistance layer 120. [

이에 제한되는 것은 아니나, 상기 제1 내지 제3 전극층(131a, 132a, 133a)은 저항층(120) 및 베이스 기재(110) 상에 도전성의 전극 형성을 위한 도전성 페이스트를 도포하는 방법으로 형성할 수 있으며 도포 방법은 스크린 인쇄 등의 방법을 사용할 수 있다.Although not limited thereto, the first to third electrode layers 131a, 132a, and 133a may be formed by applying a conductive paste for forming a conductive electrode on the resistive layer 120 and the base substrate 110 And a method such as screen printing may be used as a coating method.

상기 제1 내지 제3 전극층(131a, 132a, 133a)은 전술한 저항층(120)과는 다른 재질로 형성될 수 있으며, 예를 들어 구리, 니켈, 백금 등이 이용될 수 있고, 필요에 따라 저항층(120)과 같은 성분을 이용할 수도 있다.
The first, second, and third electrode layers 131a, 132a, and 133a may be formed of a material different from that of the resistance layer 120. For example, copper, nickel, and platinum may be used. Components such as the resistive layer 120 may be used.

본 발명의 일 실시 예에 의한 저항 소자는 더미(dummy) 전극을 포함하는 제1 내지 제3 단자(131, 132, 133)를 포함하므로, 기판 실장시 실장 강도가 향상되고 인쇄회로기판과의 안정적인 연결이 가능하다.Since the resistance element according to an embodiment of the present invention includes the first to third terminals 131, 132, and 133 including the dummy electrode, the mounting strength is improved at the time of substrate mounting and stable with the printed circuit board Connection is possible.

또한, 신호 선택 회로(signal selector) 또는 코드 생성 회로(code generator)의 구현시 요구되는 실장 면적을 감소시킬 수 있으므로, 기판 실장시 공간 효율이 우수한 효과를 가진다.
In addition, since a mounting area required when a signal selector or a code generator is implemented can be reduced, the space efficiency is excellent when the substrate is mounted.

또한, 선택적으로 상기 제1 및 제2 전극층(131a, 132a)과 대향하도록 상기 베이스 기재(110)의 제1면과 마주보는 제2면에 제1 및 제2 이면전극(131d, 132d)이 배치될 수 있다. 상기와 같이 베이스 기재(110)의 제2면에 제1 및 제2 이면전극(131d, 132d)이 배치되는 경우, 제1 및 제2 전극층(131a, 132a)과 제1 및 제2 이면전극(131d, 132d)은 소성 공정에서 저항층(120)이 베이스 기재(110)에 미치는 힘을 상쇄하여 저항층(120)에 의해 베이스 기재가 휘는 현상을 방지할 수 있다.
First and second backside electrodes 131d and 132d are selectively disposed on a second surface of the base substrate 110 facing the first surface so as to face the first and second electrode layers 131a and 132a. . When the first and second backside electrodes 131d and 132d are disposed on the second surface of the base substrate 110 as described above, the first and second electrode layers 131a and 132a and the first and second backside electrodes 131d and 132d cancel out the force applied to the base substrate 110 by the resistive layer 120 in the firing process, thereby preventing the base substrate from being bent by the resistive layer 120. [

이에 제한되는 것은 아니나, 상기 제1 및 제2 이면전극(131d, 132d)은 도전성 페이스트를 인쇄하여 형성할 수 있다.
Although not limited thereto, the first and second backside electrodes 131d and 132d may be formed by printing a conductive paste.

또한, 상기 베이스 기재(110), 저항층(120) 및 제1 내지 제3 전극층(131a, 132a, 133a)이 배치되어 형성된 적층체의 양 단면에는 제1 및 제2 전극층(131a, 132a)과 각각 연결되는 제1 및 제2 측면전극(131c, 132c)이 선택적으로 배치될 수 있다.The first and second electrode layers 131a and 132a are formed on both end faces of the laminate having the base substrate 110, the resistance layer 120, and the first to third electrode layers 131a, 132a, and 133a. The first and second side electrodes 131c and 132c may be selectively arranged.

즉, 상기 제1 측면전극은 제1 전극층(131a) 및 제1 이면전극(132d)과 연결되도록 배치되고, 제2 측면전극(132c)은 제2 전극층(132a)과 제2 이면전극(132d)과 연결되도록 배치될 수 있다.That is, the first side electrode is connected to the first electrode layer 131a and the first back electrode 132d, the second side electrode 132c is connected to the second electrode layer 132a and the second back electrode 132d, As shown in FIG.

상기 제1 및 제2 측면전극(131c, 132c)은 상기 적층체의 단면에 측면전극(131c, 132c)을 형성하는 도전성 물질을 스퍼터링 하는 공정으로 형성될 수 있으며, 반드시 이에 제한되는 것은 아니다.
The first and second side electrodes 131c and 132c may be formed by sputtering a conductive material that forms the side electrodes 131c and 132c on the end surface of the laminate. However, the present invention is not limited thereto.

또한, 제1 및 제3 전극층(131a, 133a)이 배치되지 않은 저항층(120)의 표면에는 저항층(120)을 외부 충격으로부터 보호하기 위한 보호층(140)이 배치될 수 있다. 또한, 상기 보호층(140)은 제2 전극층(132a)이 배치되지 않은 베이스 기재(110)의 표면에도 형성될 수 있다.A protective layer 140 for protecting the resistance layer 120 from external impact may be disposed on the surface of the resistance layer 120 where the first and third electrode layers 131a and 133a are not disposed. Also, the protective layer 140 may be formed on the surface of the base substrate 110 on which the second electrode layer 132a is not disposed.

이에 제한되는 것은 아니나 상기 보호층(140)은 실리콘(SiO2)이나 글라스(glass) 재질로 구성될 수 있으며, 오버 코팅에 의해 저항층(120) 및 베이스 기재(110) 상에 형성될 수 있다.Although not limited thereto, the protective layer 140 may be formed of silicon (SiO 2 ) or glass, and may be formed on the resistive layer 120 and the base substrate 110 by overcoating .

한편, 보호층(140)이 저항층(120) 및 베이스 기재(110) 상에 배치되더라도 제1 내지 제3 단자(131, 132, 133)가 보호층(140)보다 돌출된 형상을 가짐으로써, 기판 실장 시 제1 내지 제3 단자(131, 132, 133)와 기판에 배치된 전극패드와의 접촉을 용이하게 할 수 있다.
The first through third terminals 131, 132, and 133 protrude from the protective layer 140 even if the protective layer 140 is disposed on the resistance layer 120 and the base substrate 110, The first to third terminals 131, 132 and 133 can be easily brought into contact with the electrode pads disposed on the substrate when the substrate is mounted.

예를 들어, 상기 보호층(140)을 형성한 뒤에 기판 실장을 위하여, 상기 제1 내지 제3 전극층(131a, 132a, 133a) 상에 제1 내지 제3 도금층(131b, 132b, 133b)이 각각 형성될 수 있다.
For example, after the protective layer 140 is formed, first to third plating layers 131b, 132b, and 133b are formed on the first to third electrode layers 131a, 132a, and 133a, respectively, .

저항 소자(100)가 제1 및 제2 이면전극(131d, 132d) 및 제1 및 제2 측면전극(131c, 132c)을 포함하는 경우 상기 이면전극 및 측면전극 상에도 각각 제1 및 제2 도금층(131b, 132b)이 형성될 수 있다.When the resistance element 100 includes the first and second backside electrodes 131d and 132d and the first and second side electrodes 131c and 132c, (131b, 132b) may be formed.

예를 들어, 제1 도금층(131b)은 제1 전극층(131a), 제1 이면전극(131d) 및 상기 제1 전극층과 상기 제1 이면전극을 연결하는 측면전극(131c)을 커버하도록 형성될 수 있으며, 제2 도금층(132b)은 제2 전극층(132a), 제2 이면전극(132d) 및 상기 제2 전극층과 상기 제2 이면전극을 연결하는 측면전극(132c)을 커버하도록 형성될 수 있다. 이에 제한되는 것은 아니나, 상기 제1 내지 제3 도금층(131b, 132b, 133b)은 배럴 도금법에 의해 형성될 수 있다.
For example, the first plating layer 131b may be formed to cover the first electrode layer 131a, the first back electrode 131d, and the side electrode 131c connecting the first electrode layer and the first back electrode. And the second plating layer 132b may cover the second electrode layer 132a, the second backside electrode 132d and the side electrode 132c connecting the second electrode layer and the second backside electrode. Although not limited thereto, the first to third plating layers 131b, 132b, and 133b may be formed by a barrel plating method.

도 3은 본 발명의 다른 실시 예에 따른 저항 소자를 나타내는 단면도이다. 도 3을 참조하면, 본 발명의 다른 실시 예에 따른 저항 소자(200)는 베이스 기재(210), 저항층(221) 및 각각 제1 내지 제3 전극층(231a, 232a, 233a)을 포함하는 제1 내지 제3 단자(231, 232, 233)를 포함한다.3 is a cross-sectional view showing a resistance element according to another embodiment of the present invention. 3, the resistive element 200 according to another embodiment of the present invention includes a base substrate 210, a resistance layer 221, and a first electrode layer 231a, a second electrode layer 232a, First to third terminals 231, 232, and 233.

또한, 도 3에 도시한 저항 소자(200)는 도 2에 도시한 저항 소자(100)와 비교하여, 절연층(250)을 더 포함한다는 차이점이 있다.
3 differs from the resistance element 100 shown in FIG. 2 in that the resistance element 200 further includes an insulating layer 250. The resistance element 200 shown in FIG.

절연층(250)은 저항층(221)이 배치된 베이스 기재(210)의 제1면 상에서 상기 제1 영역과 다른 제2 영역에 배치될 수 있다.The insulating layer 250 may be disposed on a first surface of the base substrate 210 on which the resistive layer 221 is disposed, in a second region different from the first region.

도 3에 도시된 바와 같이, 절연층(250)이 배이스 기재(210) 상에 배치되고, 제2 전극층(232a)이 절연층(250) 상에 배치될 수 있다. 이에 따라, 제2 전극층(232a)은 제1 전극층(231a) 및 제3 전극층(233a)과 높은 신뢰성을 가지고 절연될 수 있다.An insulating layer 250 may be disposed on the base substrate 210 and a second electrode layer 232a may be disposed on the insulating layer 250 as shown in FIG. Accordingly, the second electrode layer 232a can be insulated with high reliability from the first electrode layer 231a and the third electrode layer 233a.

이외의 구성 및 기능은 도 1 및 도 2를 참조하여 설명한 저항 소자(100)로부터 이해될 수 있으므로, 중복되는 설명은 생략한다.
Other configurations and functions can be understood from the resistance element 100 described with reference to Fig. 1 and Fig. 2, and thus redundant description will be omitted.

도 4는 본 발명의 또 다른 실시 예에 따른 저항 소자를 나타내는 사시도이다.4 is a perspective view illustrating a resistance device according to another embodiment of the present invention.

도 4를 참조하면, 본 발명의 또 다른 실시 예에 따른 저항 소자(100')는 도 1 내지 도 3에 도시된 저항 소자(100, 200)와 비교하여, 저항층(120 도 2, 221, 도3)이 배치된 베이스 기재(110)의 제1면과 마주보는 제2면에 인쇄된 식별 마크(160)를 더 포함할 수 있다.4, a resistive element 100 'according to another embodiment of the present invention includes a resistive layer 120, a resistive element 120, a resistive element 120, 3) may be disposed on the second surface of the base substrate 110 facing the first surface.

이에 따라, 저항 소자(100')의 기판 실장 공정 또는 저항 소자(100')가 실장된 기판의 검수 공정시 작업자는 저항 소자(100')의 제1 및 제2 단자(131, 132)가 인쇄회로기판의 소정의 전극패드에 적절하게 연결되었는지 판단할 수 있다. 즉, 작업자는 식별 마크(160)를 통해 저항 소자(100')의 실장 방향을 판단할 수 있다.Accordingly, in the step of mounting the resistive element 100 'or the step of inspecting the substrate on which the resistive element 100' is mounted, the operator can easily confirm that the first and second terminals 131 and 132 of the resistive element 100 ' It can be determined whether or not it is properly connected to a predetermined electrode pad of the circuit board. That is, the operator can determine the mounting direction of the resistance element 100 'through the identification mark 160.

일 예로, 도 4에 도시된 바와 같이 저항 소자(100')의 제1 단자(131) 측에 식별 마크(160)가 인쇄된 경우 작업자는 저항 소자(100')의 식별 마크(160)가 인쇄된 측을 제1 단자(131)로 인식할 수 있다. For example, when the identification mark 160 is printed on the first terminal 131 side of the resistor element 100 'as shown in FIG. 4, the operator can confirm that the identification mark 160 of the resistor element 100' Can be recognized as the first terminal (131).

이외의 구성 및 기능은 도 1 내지 도 3을 참조하여 설명한 저항 소자로부터 이해될 수 있으므로, 중복되는 설명은 생략한다.
Other configurations and functions can be understood from the resistance element described with reference to Figs. 1 to 3, and thus duplicate explanations are omitted.

도 5는 본 발명의 일 실시 예에 따른 저항 소자의 실장기판을 나타내는 사시도이고, 도 6은 도 5의 Ⅱ-Ⅱ'의 단면도이다.FIG. 5 is a perspective view showing a mounting substrate of a resistance device according to an embodiment of the present invention, and FIG. 6 is a cross-sectional view of II-II 'of FIG.

도 5 및 도 6을 참조하면, 본 발명의 일 실시 예에 따른 저항 소자의 실장기판(10)은 저항 소자(100') 및 상부에 서로 이격되어 배치된 제1 내지 제3 전극패드(12, 13, 14)를 가지는 인쇄회로기판(11)을 포함한다.
5 and 6, a mounting substrate 10 of a resistance device according to an embodiment of the present invention includes resistive elements 100 'and first to third electrode pads 12, 13, and 14, respectively.

상기 저항 소자는 베이스 기재(110), 상기 베이스 기재의 제1면에 배치되는 저항층(120), 상기 저항층(120) 상에 이격되어 배치된 제1 전극층 및 제2 전극층(131a, 132a), 상기 제1 전극층 및 제2 전극층 사이에서 상기 제1 전극층 및 제2 전극층과 이격되어 배치되며 상기 제1 및 제2 전극층보다 두꺼운 두께를 갖는 제3 전극층(133a) 및 상기 제1 내지 제3 전극층 상에 각각 배치되는 제1 내지 제3 도금층(131b, 132b, 133b)을 포함한다. 또한, 상기 제1면과 마주보는 상기 베이스 기재(110)의 제2면에 인쇄된 식별 마크(160)를 더 포함할 수 있다.The resistive element includes a base substrate 110, a resistive layer 120 disposed on the first surface of the base substrate, first and second electrode layers 131a and 132a disposed on the resistive layer 120, A third electrode layer 133a disposed between the first electrode layer and the second electrode layer and spaced apart from the first electrode layer and the second electrode layer and having a thickness greater than that of the first and second electrode layers, And first to third plating layers 131b, 132b, and 133b, respectively. Further, it may further include an identification mark 160 printed on the second surface of the base substrate 110 facing the first surface.

상기 저항 소자(100')는 도 1 내지 도 4를 참조하여 설명한 저항 소자로부터 이해될 수 있으므로, 중복되는 설명은 생략한다.
Since the resistance element 100 'can be understood from the resistance element described with reference to FIGS. 1 to 4, a repetitive description will be omitted.

인쇄회로기판(11)은 전자회로가 형성되는 부분으로, 전자기기의 특정 작동 내지 제어를 위한 집적회로(IC) 등이 형성되어 별도의 전원으로부터 공급되는 전류가 흐를 수 있다.The printed circuit board 11 is a portion in which an electronic circuit is formed. An integrated circuit (IC) or the like for specific operation or control of the electronic apparatus is formed, and a current supplied from a separate power source can flow.

이 경우, 인쇄회로기판(11)은 다양한 배선 라인을 포함하거나 또는 트랜지스터 등과 같은 다른 종류의 반도체 소자들을 더 포함할 수 있다. 또한, 인쇄회로기판(11)은 도전층을 포함하거나, 유전층을 포함하는 등 필요에 따라 다양하게 구성될 수 있다.In this case, the printed circuit board 11 may include various wiring lines or may further include other kinds of semiconductor elements such as transistors and the like. In addition, the printed circuit board 11 may include a conductive layer, a dielectric layer, or the like.

제1 내지 제3 전극패드(12, 13, 14)는 인쇄회로기판(11) 상에 서로 이격되게 배치되는 것으로, 솔더(15)에 의해 저항 소자(100')의 제1 내지 제3 단자(131, 132, 133)와 각각 연결될 수 있다.The first to third electrode pads 12, 13 and 14 are disposed on the printed circuit board 11 so as to be spaced apart from each other and are connected to the first to third terminals 131, 132, and 133, respectively.

도 5 및 도 6에서는 제1 전극패드(12)가 제1 단자(131)와 연결되고 제2 전극패드(13)가 제2 단자(132)와 연결되는 것으로 도시하였으나, 설계에 따라 제1 전극패드(12)가 제2 단자(132)와 연결되고 제2 전극패드(13)가 제1 단자(131)와 연결될 수 있다.
5 and 6, the first electrode pad 12 is connected to the first terminal 131 and the second electrode pad 13 is connected to the second terminal 132. However, according to the design, The pad 12 may be connected to the second terminal 132 and the second electrode pad 13 may be connected to the first terminal 131.

도 7a는 저항 소자 실장 기판의 일 예를 나타내는 도면이다.7A is a diagram showing an example of a resistor element mounting board.

도 7b 및 도 7c는 본 발명의 일 실시 예에 따른 저항 소자 실장 기판을 나타내는 도면이다.7B and 7C are views showing a resistance element mounting board according to an embodiment of the present invention.

도 7a를 참조하면, 신호 선택 회로(signal selector) 또는 코드 생성 회로(code generator)가 구현된 저항 소자 실장 기판(20)의 일 예를 확인할 수 있다.Referring to FIG. 7A, an example of a resistive element mounting board 20 in which a signal selector or a code generator is implemented can be confirmed.

구체적으로, 저항 소자 실장 기판(20)은 스텁 라인(SL), 및 2단자 저항 소자의 실장에 따라 선택적으로 제3 패턴(P3) 및 제1 패턴(P1)을 연결하거나, 제3 패턴(P3) 및 제2 패턴(P2)을 연결하기 위해 4개의 전극패드(22, 23, 24a, 24b)를 포함한다.Specifically, the resistive element mounting board 20 connects the third pattern P3 and the first pattern P1 selectively according to the stub line SL and the mounting of the two-terminal resistance element, or connects the third pattern P3 And four electrode pads 22, 23, 24a and 24b for connecting the first pattern P2 and the second pattern P2.

이러한 저항 소자 실장 기판(20)은 2개의 2단자 저항 소자 실장 면적이 요구되므로 낮은 공간 효율을 가질 수 있고, 스텁 라인(SL)에 의한 임피던스 오차를 가질 수 있다.Since the resistance element mounting board 20 requires two two-terminal resistive element mounting areas, it can have a low spatial efficiency and an impedance error due to the stub line SL.

도 7b 및 도 7c를 참조하면, 본 발명의 일 실시 예에 따른 저항 소자 실장 기판(10', 10")은 상기 저항 소자의 실장 방향에 따라 제1 전극패드(12) 및 제 3 전극패드(14)를 연결하거나 제2 전극패드(13) 및 제3 전극패드(14)를 연결하는 신호 선택 회로를 포함할 수 있다.Referring to FIGS. 7B and 7C, the resistive element mounting board 10 ', 10' 'according to an embodiment of the present invention includes first and second electrode pads 12 and 13' 14 or a signal selection circuit for connecting the second electrode pad 13 and the third electrode pad 14.

구체적으로, 도 3에서 설명한 일 예와 같이 저항 소자(100')의 제1 단자 측에 식별 마크(160)가 인쇄된 경우를 가정하면, 도 7B에 도시된 바와 같이 제3 패턴(P3)은 저항 소자(100')를 통해 제2 패턴(P2)과 연결될 수 있다. 또한, 도 7C에 도시된 바와 같이 제3 패턴(P3)은 저항 소자(100')를 통해 제1 패턴(P1)과 연결될 수 있다Specifically, assuming that the identification mark 160 is printed on the first terminal side of the resistor element 100 'as in the example described with reference to FIG. 3, the third pattern P3, as shown in FIG. 7B, And may be connected to the second pattern P2 through the resistor element 100 '. Also, as shown in FIG. 7C, the third pattern P3 may be connected to the first pattern P1 through the resistor element 100 '

또한, 제1 패턴(P1)과 연결된 제1 전극패드가 제1 패턴(P1)을 통해 전원과 연결되고, 제2 패턴(P2)과 연결된 제2 전극패드가 제2 패턴(P2)을 통해 접지와 연결된 경우를 가정하면, 저항 소자(100')의 실장 방향에 따라 상기 저항 소자(100')가 포함하는 저항층은 풀업(pull-up) 저항 또는 풀다운(pull-down) 저항을 형성할 수 있다.
The first electrode pad connected to the first pattern P1 is connected to the power source through the first pattern P1 and the second electrode pad connected to the second pattern P2 is grounded via the second pattern P2. The resistance layer included in the resistor element 100 'may form a pull-up resistor or a pull-down resistor depending on the mounting direction of the resistor element 100' have.

이에 따라, 본 발명의 일 실시예에 따른 저항 소자 실장 기판은 스텁 라인(stub line)이 제거되고, 실장 면적이 효율화된 신호 선택 회로 및 코드 생성 회로를 구성할 수 있다.
Accordingly, the resistance element mounting board according to the embodiment of the present invention can constitute a signal selecting circuit and a code generating circuit in which a stub line is removed, and a mounting area is made efficient.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, and that various changes and modifications may be made therein without departing from the scope of the invention. It will be obvious to those of ordinary skill in the art.

100, 200, 100': 저항 소자
110: 베이스 기재
120: 저항층
131, 132, 133: 제1 내지 제3 단자
140: 보호층
10, 10', 10": 저항 소자 실장 기판
11: 인쇄회로 기판
12, 13, 14: 제1 내지 제3 전극패드
15: 솔더100, 200, 100 ': resistance element
110: base substrate
120: resistance layer
131, 132, 133: first to third terminals
140: Protective layer
10, 10 ', 10 ": Resistance element mounting board
11: printed circuit board
12, 13 and 14: first to third electrode pads
15: Solder

Claims (14)

제1면을 제공하는 베이스 기재;
상기 제1면의 제1 영역에 배치되는 저항층;
상기 제1면 상에서 서로 분리되도록 배치되며, 상기 저항층과 전기적으로 연결되는 제1 및 제3 전극층; 및
상기 제1 및 제3 전극층과 분리되도록 상기 제1면 상에 배치되는 제2 전극층;
을 포함하는 저항 소자.
A base substrate for providing a first side;
A resistive layer disposed in a first region of the first surface;
First and third electrode layers arranged to be separated from each other on the first surface and electrically connected to the resistive layer; And
A second electrode layer disposed on the first surface so as to be separated from the first and third electrode layers;
≪ / RTI >
제1항에 있어서
상기 제2 전극층은 상기 저항층과 분리되도록 배치되는 저항 소자.
The method of claim 1, wherein
And the second electrode layer is disposed to be separated from the resistance layer.
제2항에 있어서
상기 제1면 상에서 상기 제1 영역과 다른 제2 영역에 배치되는 절연층을 더 포함하는 저항 소자.
The method according to claim 2, wherein
And an insulating layer disposed on the first surface in a second region different from the first region.
제1항에 있어서,
상기 저항층은 상기 제1 전극층 및 제2 전극층 간에 소정의 저항을 형성하는 저항 소자.
The method according to claim 1,
Wherein the resistance layer forms a predetermined resistance between the first electrode layer and the second electrode layer.
제1항에 있어서,
상기 저항층은 단락편(short bar)인 저항 소자.
The method according to claim 1,
Wherein the resistance layer is a short bar.
제1항에 있어서,
상기 제1면과 마주보는 상기 베이스 기재의 제2면에 인쇄된 식별 마크를 포함하는 저항 소자.
The method according to claim 1,
And an identification mark printed on a second surface of the base substrate facing the first surface.
제1항에 있어서,

상기 제1 및 제3 전극층 사이에서 상기 저항층 상에 배치되는 보호층; 을 포함하는 저항 소자.
The method according to claim 1,

A protective layer disposed on the resistive layer between the first and third electrode layers; ≪ / RTI >
제1항에 있어서,
상기 제1 내지 제3 전극층 상에 각각 배치되는 제1 내지 제3 도금층을 더 포함하는 저항 소자.
The method according to claim 1,
And first to third plating layers disposed on the first to third electrode layers, respectively.
상부에 제1 전극패드, 제2 전극패드, 및 제3 전극패드를 가지는 인쇄회로기판; 및
상기 인쇄회로 기판에 실장되는 저항 소자를 포함하며,
상기 저항 소자는 제1면을 제공하는 베이스 기재, 상기 제1면의 제1 영역에 배치되는 저항층, 상기 제1면 상에서 서로 분리되도록 배치되고, 상기 저항층과 전기적으로 연결되는 제1 및 제3 전극층, 및 상기 제1 및 상기 제3 전극층과 분리되도록 상기 제1면 상에 배치되는 제2 전극층
을 포함하는 저항 소자 실장 기판
A printed circuit board having a first electrode pad, a second electrode pad, and a third electrode pad on an upper surface thereof; And
And a resistance element mounted on the printed circuit board,
The resistive element includes a base substrate providing a first surface, a resistive layer disposed in a first region of the first surface, first and second resistive layers disposed on the first surface and electrically connected to the resistive layer, A third electrode layer, and a second electrode layer disposed on the first surface to be separated from the first and third electrode layers,
And a resistor element mounting substrate
제9항에 있어서,
상기 저항층은 상기 제1 전극층 및 제2 전극층 간에 소정의 저항을 형성하는 저항 소자 실장 기판.
10. The method of claim 9,
Wherein the resistance layer forms a predetermined resistance between the first electrode layer and the second electrode layer.
제9항에 있어서,
상기 저항층은 단락편(short bar)인 저항 소자 실장 기판.
10. The method of claim 9,
Wherein the resistance layer is a short bar.
제9항에 있어서, 상기 저항 소자는
상기 제1면과 마주보는 상기 베이스 기재의 제2 면에 인쇄된 식별 마크를 포함하는 저항 소자 실장 기판.
10. The semiconductor device according to claim 9, wherein the resistance element
And an identification mark printed on the second surface of the base substrate facing the first surface.
제9항에 있어서,
상기 저항 소자의 실장 방향에 따라 제1 전극패드 및 제 3전극패드를 연결하거나 제2 전극패드 및 제3 전극패드를 연결하는 신호 선택 회로를 포함하는 저항 소자 실장 기판.
10. The method of claim 9,
And a signal selection circuit connecting the first electrode pad and the third electrode pad or connecting the second electrode pad and the third electrode pad according to the mounting direction of the resistance element.
제9항에 있어서,
상기 제1 전극패드 및 상기 제2 전극패드는 각각 전원 및 접지에 연결되고,
상기 저항 소자의 실장 방향에 따라 상기 저항층은 풀업(pull-up) 저항 또는 풀다운(pull-down) 저항을 형성하는 저항 소자 실장 기판.
10. The method of claim 9,
The first electrode pad and the second electrode pad are connected to a power source and a ground, respectively,
Wherein the resistive layer forms a pull-up resistor or a pull-down resistor in accordance with the mounting direction of the resistive element.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210080746A (en) 2019-12-23 2021-07-01 삼성전기주식회사 Resistor component
KR102808670B1 (en) * 2024-07-11 2025-05-20 제일전자산업(주) Thick film resistor manufacturing method and thick film resistor manufactured thereby

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0636910A (en) * 1992-07-14 1994-02-10 Matsushita Electric Ind Co Ltd Trimming resistor
KR100328255B1 (en) * 1999-01-27 2002-03-16 이형도 Chip device and method of making the same
JP2006319260A (en) * 2005-05-16 2006-11-24 Koa Corp Chip resistor
TWM439246U (en) * 2012-06-25 2012-10-11 Ralec Electronic Corp Micro metal sheet resistance
KR101630035B1 (en) * 2014-04-25 2016-06-13 삼성전기주식회사 Resistance assembly for mobile device and manufacturing method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210080746A (en) 2019-12-23 2021-07-01 삼성전기주식회사 Resistor component
US11139092B2 (en) 2019-12-23 2021-10-05 Samsung Electro-Mechanics Co., Ltd. Resistor component
KR102808670B1 (en) * 2024-07-11 2025-05-20 제일전자산업(주) Thick film resistor manufacturing method and thick film resistor manufactured thereby

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